• Journal of Power Electronics
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• 제7권2호
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• pp.174-180
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• 2007

In this paper, a simple control method for two-stage utility grid-connected photovoltaic power conditioning systems (PCS) is proposed. This approach enables maximum power point (MPP) tracking control with post-stage inverter current information instead of calculating solar array power, which significantly simplifies the controller and the sensor. Furthermore, there is no feedback loop in the pre-stage converter to control the solar array voltage or current because the MPP tracker drives the converter switch duty cycle. This simple PCS control strategy can reduce the cost and size, and can be utilized with a low cost digital processor. For verification of the proposed control strategy, a 2.5kW two-stage photovoltaic grid-connected PCS hardware which consists of a boost converter cascaded with a single-phase inverter was built and tested.

• 정보처리학회논문지A
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• 제10A권4호
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• pp.389-396
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• 2003

인피니밴드(InfiniBand) 기술은 클러스터 컴퓨팅용 고성능 시스템 연결망으로의 활용을 목적으로 컴퓨터 업계를 중심으로 활발히 개발되고 있는 차세대 시스템 연결망 기술이다. 본 논문에서는 고성능 클러스터 시스템을 위한 인피니밴드 시스템 연결망의 설계와 구현을 다루며, 특히 이중(dual) ARM9 프로세서를 기반으로 한 인피니밴드 호스트 채널 어댑터(host channel adapter HCA) 개발에 초점을 맞추어 기술한다. KinCA라는 코드명이 부여된 HCA는 클러스터 시스템의 각 호스트 노드(host node)를 하드웨어 및 소프트웨어적으로 인피니밴드 연결망에 연결한다. ARM9 프로세서 코어는 다중 처리기 구성을 위해 필요한 기능을 지원하지 않으므로, 두 개의 프로세서간 통신 및 인터럽트 메커니즘을 설계하여 Kinch 칩에 내장하였다. 일종의 SoC인 KinCA 칩은 0.18$\mu\textrm{m}$ CMOS 기술을 사용하여 564핀 BGA(Ball Grid Array) 소자로 제작되었다. KinCA는 호스트 노드에 장착되어 송신과 수신 각각에 대하여 10Gbps의 고속 대역폭을 제공함으로써 고성능 클러스터 시스템의 구현을 가능하게 해준다.

• 한국통신학회논문지
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• 제28권5A호
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• pp.284-293
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• 2003

Location Service는 주로 위성을 이용한 GPS 방법에 의해 이루어진다. 그러나 스마트안테나를 쓰는 차세대이동통신시스템에서는 신호도착방향(DOA: Direction Of Arrival) 추정기법을 써서 Location Service가 가능하다. 본 논문에서는 차세대이동통신시스템에서 Location Service를 위한 DOA 추정기법에 관해 연구하고 타당성을 컴퓨터 모의실험을 통해 알아본다. 먼저, 직교하는 수직$.$수평 배열처리기를 써서 퍼진신호원의 DOA 추정문제를 다룬다. 수직배열처리기에서 수직 방향의 DOA를 추정한 다음 수평배열처리기에서 순차적으로 수평방향의 DOA를 추정한다. 다음으로, 3개의 스마트안테나를 이용하여 특정 신호원의 Location Service를 수행하는 과정을 컴퓨터 모의실험으로 보임으로서 제안된 DOA 추정기법이 차세대 이동통신시스템에서 Location Service를 위해 쓰일 수 있다는 타당성을 고찰한다.

• 정보처리학회논문지A
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• 제9A권2호
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• pp.259-266
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• 2002

본 논문에서는 포맷 변환기를 사용하여 여러 가지 화상처리 필터링을 구현하였다. 이러한 설계 기법은 집적회로를 이용한 대규모 화소처리 배열을 근거로 하여 실현하였다. 집적구조의 두가지 형태는 연산병렬프로세서와 병렬 프로세스 DRAM(또는 SRAM) 셀로 분류할 수 시다. 1비트 논리의 설계 피치는 집적 구조에서의 고밀도 PE를 배열하기 위한 메모리 셀 피치와 동일하다. 이러한 포맷 변환기 설계는 효율적인 제어 경로 수행 능력을 가지고 있으며 하드웨어를 복잡하게 할 필요 없이 고급 기술로 사용 될 수 있다. 배열 명령어의 순차는 프로세스가 시작되기 전에 주 컴퓨터에 의해 생성이 되며 명령은 유니트 제어기에 저장이 된다. 주 컴퓨터는 프로세싱이 시작된 후에 저장된 명령어위치에서 시작하여 화소-병렬 동작을 처리하게 된다. 실험 결과 1) 단순한 평활화는 더 높은 공간의 주파수를 억제하면서 잡음을 감소시킬 뿐 아니라 에지를 흐리게 할 수 있으며, 2) 평활화와 분할 과정은 날카로운 에지를 보존하면서 잡음을 감소시키고, 3) 메디안 필터링기법은 화상 잡음을 줄이기 위해 적용될 수 있고 날카로운 에지는 유지하면서 스파이크 성분을 제거하고 화소 값에서 단조로운 변화를 유지 할 수 있었다.

• 대한전자공학회논문지SP
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• 제44권4호통권316호
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• pp.101-108
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• 2007

고성능 네트워크와 분산처리구조가 병렬처리와 함께 결합되면, 전체적인 디지털 신호처리 시스템의 계산능력, 신뢰도, 다양성을 향상시킨다. 본 논문에서는, 발전된 형태의 수중레이더 (sonar) 알고리즘인 수중정합장처리 (Matched-Field Processing MFP)를 위한 병렬처리 알고리즘을 디자인하고 다중 DSP 프로세서 기반의 병렬처리 시스템 상에서 성능분석과 함께 최적의 병렬처리 솔루션을 제안한다. 각각의 병렬 알고리즘은 특정한 도메인에서 주어진 계산량을 분산시키며 이를 통한 속도향상을 추구한다. 필요한 연산량과 형태에 따라서 병렬 알고리즘은 각기 다른 성능향상을 보여준다. 또한, 알고리즘의 계산량 분산방식 프로세서간의 통신방식, 알고리즘의 복잡도, 프로세서의 속도, 목적하는 시스템의 구성에 따라서 다양한 성능지표를 보여준다. 제안하는 주파수와 출력값 기반의 병렬 알고리즘은 상당한 계산량을 요구하는 수중정합처리 알고리즘을 적절히 다중 프로세서에 균형 있게 분산시켜 프로세서의 개수와 비례하는 성능향상을 보여주고 있다.

• 한국전자파학회논문지
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• 제26권4호
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• pp.424-434
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• 2015

위상배열 레이더 시스템에서 간섭과 재밍을 제거하기 위하여 적응빔 형성 알고리즘이 폭넓게 사용되고 있다. 최근에 와서 FPGA 기술의 발전으로 적응빔 형성 알고리즘의 실시간 처리가 가능하게 되었다. 본 논문에서는 능동위상배열 레이더를 개발하기 위해 전단신호처리기에 적용한 적응빔 형성기의 FPGA 기반 실시간 구현방법을 제안하였다. 개방형 VPX 벡플레인을 통한 통신의 상용 FPGA 보드를 활용하여 콤팩트한 적응빔 형성기를 개발하였다. 이 적응빔 형성기는 역행렬을 구하기 위해 QR 분해와 역 치환을 포함한 수많은 고속의 복소 신호처리와 벡터 및 행렬 연산으로 구성하였다. 구현 결과, FPGA를 통한 적응빔 형성 결과와 매트랩을 통한 시뮬레이션 결과가 일치함을 보였다. 또한, FPGA를 통한 적응빔 형성 알고리즘의 실시간 처리가 가능하여 능동위상배열 레이더 시스템에 적용 가능함을 확인하였다.

• 대한전자공학회논문지
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• 제25권9호
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• pp.1115-1124
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• 1988

A two-dimensional systolic array for fast Fourier transform, which has a regular and recursive VLSI architecture is presented. The array is constructed with identical processing elements (PE) in mesh type, and due to its modularity, it can be expanded to an arbitrary size. A processing element consists of two data routing units, a butterfly arithmetic unit and a simple control unit. The array computes FFT through three procedures` I/O pipelining, data shuffling and butterfly arithmetic. By utilizing parallelism, pipelining and local communication geometry during data movement, the two-dimensional systolic array eliminates global and irregular commutation problems, which have been a limiting factor in VLSI implementation of FFT processor. The systolic array executes a half butterfly arithmetic based on a distributed arithmetic that can carry out multiplication with only adders. Also, the systolic array provides 100% PE activity, i.e., none of the PEs are idle at any time. A chip for half butterfly arithmetic, which consists of two BLC adders and registers, has been fabricated using a 3-um single metal P-well CMOS technology. With the half butterfly arithmetic execution time of about 500 ns which has been obtained b critical path delay simulation, totla FFT execution time for 1024 points is estimated about 16.6 us at clock frequency of 20MHz. A one-PE chip expnsible to anly size of array is being fabricated using a 2-um, double metal, P-well CMOS process. The chip was layouted using standard cell library and macrocell of BLC adder with the aid of auto-routing software. It consists of around 6000 transistors and 68 I/O pads on 3.4x2.8mm\ulcornerarea. A built-i self-testing circuit, BILBO (Built-In Logic Block Observation), was employed at the expense of 3% hardware overhead.

• 대한공업교육학회지
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• 제31권1호
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• pp.185-199
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• 2006

본 연구에서는 구조물이 횡방향으로 음압을 받을 경우 이를 감지하기 위하여 Fabry-Perot형 광섬유 배열 센서를 제작하고 실험하였다. 이는 한 개의 광원으로 두 개의 센서가 병렬로 연결되고 센서의 출력신호를 보기 위한 별도의 신호처리기가 필요 없는 구조이다. 횡방향 음압을 임의의 음원 주파수인 100Hz, 200Hz 및 655Hz의 주파수를 무지향성 스피커에 인가하였으며 $60cm{\times}60cm{\times}60cm$의 격자 구조물에 부착된 두 개의 배열 센서가 잡은 신호를 분석하였다. 시간 영역에서 두 개의 센서 신호는 진폭에 약간의 차이는 있으나 음원 주파수를 잘 감지함을 확인 하였다. 센서가 실제로 양단이 지지된 구조의 배열 센서를 모델링하고 그 해를 실험결과와 비교하였다. 2kHz의 음원을 배열 센서에 인가하였더니 이론 해석과 비교적 잘 일치하는 측정 결과를 얻었다.

• 한국조명전기설비학회:학술대회논문집
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• 한국조명전기설비학회 2004년도 학술대회 논문집
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• pp.255-258
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• 2004

The SAR(Solar Array Regulator) of KOMPSAT(Korea Multi Purpose SATellite)-1, 2 regulates a photovoltaic power according to the duty ratio commands of the ECU. But the ECU has so many other jobs that it can not calculate the solar array condition immediately. It means the SAR cannot always generate the maximum power of a photovoltaic. Nowadays, the commercial photovoltaic systems are using a controller operated by digital processing. But the usage for satellite is not adaptable. It is not easy to find the processor of the space grade and the price is expensive. So in this paper, the simple analog MPPT(Maximum Power Point Tracking) algorithm is proposed for the small satellite in LEO. This algorithm does not need any calculation of power by multiplication of voltage and current md a measurement of the solar array temperature. It is consist of only two sample and hold circuits, two comparators, a flip-flop, and an integrator. The proposed MPPT algorithm is verified by the simulation and experimental.

• 전자공학회논문지C
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• 제35C권2호
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• pp.29-35
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• 1998

This paper describes architectures and design of a SIMD type parallel image processing chip called SliM-II. The chiphas a linear array of 64 processing elements (PEs), operates at 30 MHz in the worst case simulation and gives at least 1.92 GIPS. In contrast to existing array processors, such as IMAP, MGAP-2, VIP, etc., each PE has a multiplier that is quite effective for convolution, template matching, etc. The instruction set can execute an ALU operation, data I/O, and inter-PE communication simulataneously in a single instruction cycle. In addition, during the ALU/multiplier operation, SliM-II provides parallel move between the register file and on-chip memory as in DSP chips, SliM-II can greatly reduce the inter-PE communication overhead, due to the idea a sliding, which is a technique of overlapping inter-PE communication with computation. Moreover, the bandwidth of data I/O and inter-PE communication increases due to bit-parallel data paths. We used the COMPASS$^{TM}$ 3.3 V 0.6.$\mu$m standrd cell library (v8r4.10). The total number of transistors is about 1.5 muillions, the core size is 13.2 * 13.0 mm$^{2}$ and the package type is 208 pin PQ2 (Power Quad 2). The performance evaluation shows that, compared to a existing array processors, a proposed architeture gives a significant improvement for algorithms requiring multiplications.s.