• 제목/요약/키워드: Pipeline Structure

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UWB 초고속 무선통신 시스템을 위한 FFT 프로세서 설계에 관한 연구 (A Study on the Design of FFT Processor for UWB Ultrafast Wireless Communication Systems)

  • 이상일;천영일
    • 한국정보통신학회논문지
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    • 제12권12호
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    • pp.2140-2145
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    • 2008
  • UWB 초고속 무선통신 시스템을 위한 MB-OFDM용 128-포인트 FFT 프로세서를 설계하였다. 128-포인트 FFT 프로세서는 Radix-2 FFT 알고리듬과 R2SDF 파이프라인 구조에 기초하고 있으며, VHDL을 이용하여 구현되었다. 그 결과는 Modelsim을 이용하여 검증되었으며, Xilinx Vertex-II FPGA를 이용하여 합성된 결과 18.7MHz의 동작주파수를 얻을 수 있었다. 제안된 128-포인트 FFT 프로세서는 병렬처리 되는 FFT 프로세서의 한 블록으로 이용될 수 있으며, 이를 이용하여 고속의 병렬처리 FFT 모듈이 구현될 수 있게 된다. 따라서 본 논문은 4개의 128-포인트 FFT 프로세서를 병렬로 연결하여 4배의 동작주파수를 얻을 수 있었으며, 결과적으로 MB-OFDM에서 요구되는 동작주파수 이상의 성능을 얻게 되었다.

BTB를 이용한 프로세서 기반 멀티미디어 응용 SoC 설계 (A Design of Multimedia Application SoC based with Processor using BTB)

  • 정윤진;이병엽;류광기
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 2009년도 추계학술대회
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    • pp.397-400
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    • 2009
  • 본 논문에서는 멀티미디어 어플리케이션을 위한 BTB(Branch Target Buffer)를 이용한 RISC 프로세서 기반 SoC 플랫폼의 ASIC 설계에 대해 기술한다. 제안된 SoC 플랫폼은 성능 개선을 위해 BTB를 포함하며 분기 명령어 패치 시 분기할 타깃 주소를 BTB에 저장함으로써 예측 주소의 명령어를 미리 패치, 파이프라인의 지연을 최소화하였다. 또한, 다양한 멀티미디어 어플리케이션을 위해 VGA 제어기, AC97 제어기, UART 제어기, SRAM 인터페이스, 디버그 인터페이스를 포함한다. 구현된 플랫폼은 다양한 테스트 프로그램을 사용하여 시뮬레이션을 수행하였으며, Xilinx VIRTEX-4 XC4VLX80 FPGA를 이용해 기능 및 타이밍 검증을 수행하였다. 최종적으로 Chartered 0.18um 공정을 이용하여 단일 ASIC 칩으로 구현되었으며 100MHz에서 정상 동작함을 확인하였고, 이전 OpenRISC 마이크로프로세서를 사용한 플랫폼과의 비교를 위해 산술연산 및 AC97 테스트 프로그램을 이용한 시뮬레이션 결과 5~9%의 성능향상을 확인하였다.

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IoT 보안을 위한 AES 기반의 암호화칩 설계 (Design of AES-Based Encryption Chip for IoT Security)

  • 강민섭
    • 한국인터넷방송통신학회논문지
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    • 제21권1호
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    • pp.1-6
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    • 2021
  • 본 논문은 하드웨어 자원이 제한되는 사물인터넷 시스템의 보안을 위하여 AES 기반의 효율적인 암호화칩 설계를 제안한다. ROM 기반의 S-Box는 메모리를 액세스하는데 많은 메모리 공간이 필요함과 동시에 지연문제가 발생하게 된다. 제안한 방법에서는 저면적/고성능의 암호화 칩 설계를 위해 합성체 기반의 고속 S-Box를 설계하여 보다 빠른 연산결과를 얻도록 한다. 또한, 각 라운드 변환과정 및 키 스케쥴링 과정에서 사용되는 S-Box를 공유하도록 설계하여 보다 높은 처리율 및 적은 지연을 갖도록 한다. 설계된 AES 암호프로세서는 Verilog-HDL를 사용하여 회로동작을 기술하였으며, Xilinx ISE 14.7 툴을 이용하여 논리 합성을 수행하였다. 또한, 설계 검증은 Modelsim 10.3 툴을 이용하였으며, Xilinx XC6VLX75T FPGA 소자를 사용하여 하드웨어 동작을 검증하였다.

Design of Image Extraction Hardware for Hand Gesture Vision Recognition

  • Lee, Chang-Yong;Kwon, So-Young;Kim, Young-Hyung;Lee, Yong-Hwan
    • 한국정보기술학회 영문논문지
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    • 제10권1호
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    • pp.71-83
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    • 2020
  • In this paper, we propose a system that can detect the shape of a hand at high speed using an FPGA. The hand-shape detection system is designed using Verilog HDL, a hardware language that can process in parallel instead of sequentially running C++ because real-time processing is important. There are several methods for hand gesture recognition, but the image processing method is used. Since the human eye is sensitive to brightness, the YCbCr color model was selected among various color expression methods to obtain a result that is less affected by lighting. For the CbCr elements, only the components corresponding to the skin color are filtered out from the input image by utilizing the restriction conditions. In order to increase the speed of object recognition, a median filter that removes noise present in the input image is used, and this filter is designed to allow comparison of values and extraction of intermediate values at the same time to reduce the amount of computation. For parallel processing, it is designed to locate the centerline of the hand during scanning and sorting the stored data. The line with the highest count is selected as the center line of the hand, and the size of the hand is determined based on the count, and the hand and arm parts are separated. The designed hardware circuit satisfied the target operating frequency and the number of gates.

3차원 적층 구조 저항변화 메모리 어레이를 활용한 CNN 가속기 아키텍처 (CNN Accelerator Architecture using 3D-stacked RRAM Array)

  • 이원주;김윤;구민석
    • 전기전자학회논문지
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    • 제28권2호
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    • pp.234-238
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    • 2024
  • 본 논문은 낮은 구동 전류 특성과 3차원 적층 구조로 확장시킬 수 있는 장점을 가진 3차원 적층형 이중 팁 RRAM을 CNN 가속기 아키텍처에 접목하는 연구를 수행한 논문이다. 3차원 적층형 이중 팁을 적층 형태의 병렬연결로 시냅스 어레이에 사용하여 멀티-레벨을 구현하였다. 이를 Network-on-chip 형태의 가속기 내에 DAC, ADC, 버퍼 및 레지스터, shift & add 회로 등 다양한 하드웨어 블록들과 함께 구성하여 CNN 가속기에 대한 시뮬레이션을 수행하였다. 시냅스 가중치와 활성화 함수의 양자화는 16-bit으로 가정하였다. 해당 가속기 아키텍처를 위한 병렬 파이프라인을 통해 CNN 연산을 시뮬레이션한 결과, 연산효율은 약 370 GOPs/W를 달성하였으며, 양자화에 의한 정확도 열화는 3 % 이내가 되는 결과를 나타냈다.

Numerical simulation of the effect of pipe size and foam inlet angle on mixing of cement slurry and foam

  • Leilei Wang
    • Advances in concrete construction
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    • 제17권5호
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    • pp.285-292
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    • 2024
  • In order to improve the mixing effect of slurry-foam during the preparation of foam concrete, this study takes an SK static mixer as the mixing device, establishes a three-dimensional physical model and a theoretical calculation model, and numerically simulates the effects of different parameters such as foam inlet angle and pipe inner diameter on the mixing of cement slurry and foam under the given boundary conditions, so as to optimize the structure of this mixing device. The results show that when the pipe diameter of the mixer is larger than 60 mm, the phenomenon of backflow occurs in the pipe, which affects the mixing effect. The smaller the pipe diameter, the shorter the distance required to stabilize the cross-sectional average density and density uniformity index. When the foam inlet angle is different, the average density and density uniformity index of the radial cross-section have the same rule of change along the length of the pipeline, and all of them tend to stabilize gradually. At Y = 0.5 m, the average density basically stabilizes at 964 kg/m3 and remains stable until the outlet. At Y = 0.6 m, the density uniformity index basically stabilizes above 0.995 and remains stable until the outlet. Except for the foam inlet position (Y = 0.04 m), the foam inlet angle has little effect on the cross-sectional average density and density uniformity index. Under the boundary conditions given in this study, a pipe diameter of 40 mm, a foam inlet angle of 90°, and a pipe length of 700 mm are the optimal geometries for the preparation of homogeneous foam concrete with a density of 964 kg/m3 in this static mixer.

지중송전관로용 급결 유동성 뒤채움재의 시공법 설정에 관한 실험적 연구 (A Experimental Study on the Determination of Construction method of Controled Low-strength Material Accelerated Flow Ability Using Surplus Soil for Underground Power Line)

  • 오기대;김대홍
    • 한국건설순환자원학회논문집
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    • 제5권3호
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    • pp.84-93
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    • 2010
  • 지중전력선과 같은 원형 지하매설관의 경우 관의 하단부 다짐효율이 낮아 파손등과 같은 구조적 문제점에 항상 노출되어 있다. 이러한 문제점들 때문에 다양한 방법들이 강구되어 왔으며 그중 하나가 유동성이 뛰어난 저강도 콘크리트의 개발이다. 외국에서는 이미 오래전부터 연구개발을 진행하여 전력회사를 중심으로 이미 실용화 단계에와 있다. 하지만, 국내에서는 일반구조물에 대한 연구는 진행되었으나, 야간시간대 급속시공이 필요한 지중전력선 공사에 적용되는 급결 유동성 뒤채움재에 대한 연구는 최근에 이루어지기 시작했다. 본 논문에서는 고유동성을 지니고 급속 고화가 가능한 현장 굴착토를 활용한 유동성 뒤채움재에 대한 역학적 특성 및 3차례에 걸쳐서 실내모형 및 실물실험을 수행한 결과, 유동성은 교반시작 이후 약 9~15분내 타설 한계 유동성(160 mm)에 도달하는 것으로 확인되었고, 재료의 부력은 타설 초기에 급격히 발생하고 이후 점차 소산하는 것으로 확인되었으며, 그 값은 재료의 단위중량으로 계산한 이론부력의 약 70 %로 계측되었다. 본 연구에서 실험을 통해서 도출한 시공방법(배치플랜트를 이용한 타설, 스페이서 설치간격 1.8 m 및 타설 간격 2 m)을 적용시 시공품질, 작업성 및 구조적 안정성을 확보 할 수 있었다.

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도심지 지중매설물 밀집도와 이력지반함몰의 상관성 분석을 위한 최적화 알고리즘에 관한 연구 (A Study on the Optimization Algorithm for Correlation Analysis of the Underground Utility Structure Density in Urban Areas and Recorded Ground Subsidence)

  • 최창호;김진영;백성하;강재모
    • 한국지반공학회논문집
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    • 제37권10호
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    • pp.77-87
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    • 2021
  • 도심지에서 발생하는 지반함몰의 위험도를 분석하고 예측 및 예방하기 위한 연구가 다양하게 진행되었다. 기존의 연구 중에 지하매설물의 밀도(즉, 대상 공간 주변 지중에 설치된 매설물의 공간적인 물량)와 지반함몰 발생의 상관성을 활용한 위험도 분석 연구는 미비하다. 본 논문에서는 GIS기반 공간정보 데이터를 활용하여 지하에 설치되어 있는 매설물의 선형밀도(line density)를 분석하고, 이를 이력지반함몰 발생 현황과 연계하는 연구를 수행하였다. 분석 대상 지역에 대하여 2010~2015년 사이에 발생한 29개 이력지반함몰과 6종 지하매설물 선형밀도의 상관관계를 극대화하기 위한 최적화 알고리즘을 개발하였고, 보편적인 분석을 위해 정규선형밀도의 개념을 제안하였다. 분석 대상 지역의 정규선형밀도를 5개 등급(1등급 최저, 5등급 최고)으로 구분하였으며, 최적화 알고리즘을 적용할 경우 이력지반함몰 위치에서 정규선형밀도가 4등급 이상인 경우가 약 80%이상으로 나타났다. 제안된 최적화 알고리즘을 활용하여 지하매설물의 밀집도 분석 결과를 지반함몰 위험도 분석에 적용할 수 있을 것으로 판단된다.

수치해석을 통한 급곡선 구간 Shield TBM의 중절잭 및 스킨플레이트 구조에 관한 연구 (Study on the structure of the articulation jack and skin plate of the sharp curve section shield TBM in numerical analysis)

  • 강신현;김동호;김훈태;송승우
    • 한국터널지하공간학회 논문집
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    • 제19권3호
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    • pp.421-435
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    • 2017
  • 최근 국내 지상 구조물의 포화 및 파이프 라인 시설 과밀화 현상과 난개발로 인해 지상 구조물의 대안으로 지하 구조물에 대한 개발이 지속적으로 요구되고 있다. 도심지 인프라 구축을 위한 NATM 터널 공사에 발생하는 진동 및 소음 문제를 예방하기 위해 기계식 터널 공법인 쉴드 TBM 공법의 기계화 터널 시공이 증가하는 추세이다. 따라서 본 연구에서는 기계화 터널의 직선 시공과 급곡선 시공 시 쉴드 TBM의 구조적 안정성을 위한 쉴드 TBM 추력에 대한 중절잭, 쉴드 잭, 스킨 플레이트의 구조적 안정성 기술에 대해 연구하였다. 시공 사례 및 쉴드 TBM의 작동원리를 이론적 접근 방법으로 검토, 분석한 결과, 쉴드 TBM의 직선 및 급곡선 시공시 주요 인자에 의해 커터헤드의 회전력, 중절잭, 쉴드 잭에 대한 추력 및 커터헤드의 여굴량이 중요한 것으로 나타났다. 또한 굴진 내부 작업자의 안전 및 장비의 원활한 작동을 위해 스킨 플레이트 구조의 안정성 확보는 매우 중요 사안이므로 이번 연구를 통해 장비의 일반적인 구조 및 구성을 검토하여 직선 및 급곡선 시공 시 스킨 플레이트 구조에 미치는 주요 인자 및 구조 안정성을 실험적인 시뮬레이션 수치해석을 통해 검토하였다. 이에 직선 및 급곡선 시공 시 작용 되는 가상의 토질을 선정하여 중절잭의 하중을 비교 검토 하여 스킨 플레이트의 구조 안정성을 평가하고 형상을 최적화 하였다. 현재 국내 시공 중인 쉴드 TBM 타입의 구조 및 작동 방식이 매우 유사하므로, 추후 국산화 기술 개발 및 신규 장비 개발과 쉴드 TBM의 취약부 및 안정성을 검토하는데 기여 할 것으로 기대된다.

비트 수준 슈퍼 시스톨릭 어레이의 설계 (Design of a Bit-Level Super-Systolic Array)

  • 이재진;송기용
    • 대한전자공학회논문지SD
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    • 제42권12호
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    • pp.45-52
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    • 2005
  • 시스톨릭 어레이는 동일한 기능을 가지는 계산처리들을 동일한 형태로 연결하여, 다수의 자료에 반복적인 계산을 하도록 만들어진 병렬처리기로써 개념적으로 산술 파이프라인과 밀접한 관계를 갖는다. 시스톨릭 어레이 셀 내의 연산에 대한 고성능처리는 시스톨릭 어레이의 중요한 특징이다. 본 논문에서는 시스톨릭 어레이 셀 내의 동시성 처리를 높이기 위해 셀 내의 연산 중에서는 큰 지연 시간을 가지는 셀 내의 연산자를 다시 규칙성을 가지는 시스톨릭 어레이로 구성하는 비트 수준 슈퍼 시스톨릭 어레이 구조를 제안하고, 그 예로 비트 수준 슈퍼 시스톨릭 FIR 필터에 대하여 기술한다. 먼저 정규순환방정식으로 표현된 알고리즘으로부터 워드 수준 시스톨릭 어레이를 유도한 후 유도된 워드 수준 시스톨릭 어레이를 슈퍼 시스톨릭 어레이로 변환한다. 위의 과정으로 유도된 비트 수준 슈퍼 시스톨릭 어레이를 RT 수준에서 VHDL로 모델링 하여 동작을 검증하였으며, Hynix에서 제공되는 $0.35{\mu}m$셀 라이브러리를 사용하여 합성하였다. 본 논문에서 제안하는 비트 수준 슈퍼 시스톨릭 어레이는 워드 수준 시스톨릭 어레이 디자인에 비해 면적은 물론 성능측면에서 이점을 가진다.