• 전자공학회논문지SC
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• 제37권6호
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• pp.64-72
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• 2000

본 논문은 고속전철 보조전원장치에 사용되는 2대의 PWM 컨버터 병렬운전에 관하여 다루고 있다. 고역률을 이루고 변압기 1차측 전류 고조파 성분을 줄이기 위하여 3레벨 PWM 스위칭 방법에 의해 제어되는 AC/DC PWM 컨버터의 병렬운전을 제안하였다. 본 논문에서는 변압기의 결합효과를 제거하기 위한 제어기법과 컨버터 2대 사이의 위상전이기법 및 전원과 제어기를 동기화하기 위한 영점 검출방식을 나타내었다. TMS320C31 마이크로 프로세서와 10［kVA] PWM 컨버터로 구성된 축소시스템에 의한 실험 결과들은 제안된 알고리즘의 타당성을 보여주고 있다.

• 한국산학기술학회논문지
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• 제12권8호
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• pp.3603-3609
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• 2011

본 논문에서는 CAN(Controller Area Network) 통신을 이용한 균등한 전류 분배를 위한 새로운 부하분담(Load-sharing) 알고리즘(Algorithm)을 제안한다. 기존 아날로그 방식과는 달리 디지털 통신을 이용한 강인한 부하분담특성을 가지며, 모듈마다 독립된 제어기(전압제어기, 전류제어기)가 구성되어 있으며, 마스터(Master)의 지령치 모듈의 지령치에 따라 슬레이브(slave)모듈이 부하분담을 수행한다. 또한 각 모듈 상태를 파악하기 위해 별도의 제어선을 사용하여 모듈의 고장 상태 및 고장난 모듈의 위치를 정확히 파악함으로써, 효율적이고 고속의 부하분담을 구현하였다. 제작된 병렬 시스템은 각 모듈마다 독립된 제어기가 구성되어 있으며, 본 논문에서는 PSIM을 통한 시뮬레이션과 시작품 제작을 통해 제안된 알고리즘의 타당성을 검증하였다.

• International Journal of Automotive Technology
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• 제5권3호
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• pp.201-208
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• 2004

Response characteristics of the CVT system for a parallel hybrid electric vehicle (HEV) are investigated. From the experiment, CVT ratio control algorithm for the optimal engine operation is obtained. To investigate the effect of the CVT system dynamic characteristics on the HEV performance, a hardware in the loop simulation (HILS) is performed. In the HILS, hardwares of the CVT belt-pulley and hydraulic control valves are used. It is found that the engine performance by the open loop CVT ratio control shows some deviation from the OOL in spite of the RCVs open loop control ability. To improve the engine performance, a closed loop control of the CVT ratio is proposed with variable control gains depending on the shift direction and the CVT speed ratio range by considering the nonlinear characteristics of the RCV and CVT belt-pulley dynamics. The HILS results show that the engine performance is improved by the closed loop control showing the operation trajectory close to the OOL.

• 전자공학회논문지C
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• 제36C권8호
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• pp.35-45
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• 1999

본 논문에서는 $GF(p^m)$상에서 두 다항식의 가산 및 승산 알고리즘을 제시하였고, 가산 및 승산 알고리즘을 수행하는 전류 모드 CMOS에 의한 $GF(4^3)$상의 직렬 입력-병렬 출력 모듈 구조의 4치 연산기를 구현하였다. 제시된 전류 모드 CMOS 4치 연산기는 가산/승산 선택 회로, mod(4) 승산 연산 회로, mod(4) 가산 연산 회로를 2개 연결하여 구성한 MOD 연산회로, mod(4) 승산 연산 회로와 동일하게 동작하는 원시 기약 다항식 연산 회로에 의해 구현하였으며, PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시된 회로들의 시뮬레이션은 $2{\mu}m$ CMOS 기술을 이용하고, 단위 전류를 $15{\mu}A$로 하였으며, VDD 전압은 3.3V을 사용하였다. 본 논문에서 제시한 전류 모드 CMOS의 4치 연산기는 회선 경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며, 특히 차수 m이 증가하는 유한체상의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합할 것으로 생각된다.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1506-1511
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• 2004

디지털 통신망을 통한 정보 송수신시 전송로 상에서의 잡음으로 인해 데이터 블록에 발생하는 오류는 전체 통신 시스템의 성능 및 전송효율에 지대한 영향을 미친다. 설계된 RS 코드 복호기는 오류 위치 다항식과 오류평가 다항식을 구하기 위해 수정된 유클리드 알고리즘을 적용하였다. 본 논문에서 적용된 설계 구조와 알고리즘 계산 방식은 복호기 설계시 1개의 셀을 사용하여 면적을 최소화하고, 연산을 ROM과 병렬 구조로 구성하였기 때문에 높은 동작주파수에서 고속 동작을 실현 할 수 있을 것이라 기대된다. 본 논문에서 설계된 회로는 ModelSim과 Active-HDL 그리고 Synopsys Tool상에서 설계되었으며, Xilinx Virtex2 XC2V3000에 PNR시 slice 점유율은 28% 시스템 클럭 스피드는 45Mhz의 결과를 얻었다.

• 한국통신학회논문지
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• 제28권2A호
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• pp.102-109
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• 2003

본 논문에서는 GF(2m)상의 표준기저를 사용한 새로운 형태의 승산 알고리즘을 제안하였다. 제안된 알고리즘에서 승산의 전개를 데이터 선택방식으로 취하여 연산과정을 단순화하였다. 승산연산의 결과 발생하는 m차 이상의 차수를 갖는 항에 대하여 기약다항식을 적용하여 m-1차 이하의 표준기저들로 나타나게 하였다. 제안된 알고리즘의 회로구현을 위해 멀티플렉서를 사용하여 회로를 구성하였고, GF(24)에 대한 설계의 예를 보였다. 새로운 승산회로는 그 구성이 규칙성을 가지며 m의 증가에 대한 확장이 용이하다. 또한, 타 논문과의 비교결과 사용소자의 수가 비교적 적다. 따라서, VLSI의 실현과 타 연산회로에의 적용에 적합하다 할 수 있다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2006년도 춘계학술대회 학술발표 논문집 제16권 제1호
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• pp.125-129
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• 2006

By advent of NNC(Neural Network Chip), it is possible that process in parallel and discern the importance of signal with learning oneself by experience in external signal. So, the design of general purpose operation unit using VHDL(VHSIC Hardware Description Language) on the existing FPGA(Field Programmable Gate Array) can replaced EN(Expert Network) and learning algorithm. Also, neural network operation unit is possible various operation using learning of NN(Neural Network). This paper present general purpose operation unit using hierarchical structure of EN. EN of presented structure learn from logical gate which constitute a operation unit, it relocated several layer. The overall structure is hierarchical using a module, it has generality more than FPGA operation unit.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1394-1397
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• 1987

It is difficult to detect edge segments from a noisy image since the image have a noise in piratical applications which utilize some type of visual input capability. Hence, the proposed algorithm consists of the modality tests based on parallel statistical tests without a noise removal preprocessing or postprocessing, and the edge detection technique With one-Pixel edge segments in this paper. The algorithm is very reliable and effective in the case of those situations where the Picture is poor quality and low resolution. And it does'nt require thinning operation and thresholding in hand. Experimental comparision With the more conventional techniques when applied to typical low-quality Pictures confirms good capabilities of the algorithm.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1992년도 한국자동제어학술회의논문집(국내학술편); KOEX, Seoul; 19-21 Oct. 1992
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• pp.632-637
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• 1992

Recently many dynamics control algorithms using robot dynamic equation have been proposed. One of them, Kawato's feedback error learning scheme requires neither an accurate model nor parameter estimation and makes the robot motion closer to the desired trajectory by repeating operation. In this paper, the feedback error learning algorithm is implemented to control a robot system, 5 DOF revolute type movemaster. For this purpose, an actuator dynamic model is constructed considering equivalent robot dynamics model with respect to actuator as well as friction model. The command input acquired from the actuator dynamic model is the sum of products of unknown parameters and known functions. To compute the control algorithm, a parallel processing computer, transputer, is used and real-time computing is achieved. The experiment is done for the three major link of movemaster and its result is presented.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권8호
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• pp.578-584
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• 2004

The CSVM(Current Support Vector Machine) that is a digital architecture performing all phases of recognition process including kernel computing, learning, and recall of SVM(Support Vector Machine) on a chip is proposed. Concurrent operation by parallel architecture of elements generates high speed and throughput. The classification problems of bio data having high dimension are solved fast and easily using the CSVM. Quadratic programming in original SVM learning algorithm is not suitable for hardware implementation, due to its complexity and large memory consumption. Hardware-friendly SVM learning algorithms, kernel adatron and kernel perceptron, are embedded on a chip. Experiments on fixed-point algorithm having quantization error are performed and their results are compared with floating-point algorithm. CSVM implemented on FPGA chip generates fast and accurate results on high dimensional cancer data.