• 대한전자공학회논문지TC
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• 제41권7호
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• pp.31-40
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• 2004

본 논문에서는 Gigabit Ethernet-PON의 상향 트래픽 제어를 위해 기존에 제안되었던 Interleaved polling with Adaptive Cycle Time (IPACT) 방식의 gated service 스케줄링의 성능을 수학적으로 분석하였다. 성능분석 방법은 EPON MAC 프로토콜을 polling system으로 모델링하고, mean value analysis를 사용하였다. Arrival rate λ의 값을 세 구간으로 나누고, 구간마다 의 수학적 분석과정을 제시하였다. 첫 번째 구간은 λ의 값이 매우 작아서 ONU들의 데이터 전송이 거의 없는 구간이고, 두 번째 구간은 λ의 값이 충분히 커서 ONU들의 연속적인 데이터 전송이 일어나는 구간이고, 세 번째 구간은 λ의 값이 매우 커서 ONU들의 버퍼가 항상 포화상태에 있는 구간이다. 분석결과 gated service의 평균 패킷 지연시간과 평균 큐 사이즈, 평균 싸이클 시간 등을 구하고, 수학적 성능분석의 정확성을 검증하기 위해 시뮬레이션을 수행하여 수학적 분석결과와 시뮬레이션 결과를 비교하였다. 이를 통해 수학적 분석결과와 시뮬레이션 결과가 상당히 일치함을 확인하였다. 기존에 IPACT의 성능 평가는 시뮬레이션에만 의존하였는데, 이 방법은 시간과 노력이 많이 필요한 반면, 수학적 성능분석은 성능지표를 단시간 내에 다양하게 구할 수 있어서 시스템 설계에 널리 활용될 수 을 것이라 예상된다. 이때 EPON의 제어 파라미터를 조절함으로써 트래픽 특성에 맞는 시스템을 설계할 수 있다.

• 전자공학회논문지
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• 제50권7호
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• pp.87-95
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• 2013

본 논문에서는 2.5 Gb/s의 입력 데이터율을 가지는 버스트 모드(Burst-mode) 클럭 데이터 복원기(CDR: Clock and Data Recovery)를 제안한다. 제안된 버스트 모드 CDR에서는 입력 데이터율과 클럭 복원기의 개폐 전압제어발진기(GVCO: Gated Voltage Controlled Oscillator) 출력 주파수간의 불일치를 제거하기 위하여 디지털 주파수 보정 기법이 적용되었고, 또한 입력 데이터로 인하여 발생하는 지터(Jitter)를 감소시키기 위하여 지터 제거 기법이 적용되었다. 제안된 버스트 모드 CDR은 0.11 ${\mu}m$ CMOS 공정을 사용하여 설계되었고 루프필터를 제외한 회로 설계 면적은 0.125 $mm^2$이며 전력 소모량은 94.5 mW이다. 포스트 레이아웃 시뮬레이션 결과, 제안된 회로를 통하여 복원된 데이터는 0.1 UI의 입력 지터 인가 시 14 ps의 peak-to-peak 지터를 가지며 최대 허용 CID(Consecutive Identical Digit)는 입력 데이터 지터가 없을 경우 2976 bits를 가진다.