• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.348-348
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• 2014

차세대 디스플레이 구동 회로 소자를 위한 재료로서, Amorphous Oxide Semiconductor (AOS)가 주목받고 있다. AOS는 기존의 Amorphous Silicon과 비교하여 뛰어난 이동도를 가지고 있으며, 넓은 밴드 갭에 의한 투명한 광학적 특성을 가지고 있다. 이러한 장점을 이용하여, AOS 박막은 thin film transistor (TFT)의 active channel로 이용 되고 있다. 하지만, AOS를 이용한 TFT의 경우, 시간이 경과함에 따라 $O_2$ 및 $H_2O$ 흡착에 의해 전기적 특성이 변하는 현상이 있다. 이러한 현상은 소자의 신뢰성에 있어 중요한 문제가 된다. 이러한 문제를 연구하기 위해 본 논문에서는, AOS 박막을 이용하여 bottom 게이트형 TFT를 제작하였다. 이를 위해 먼저, p-type Si 위에 건식산화방식으로 $SiO_2$(100 nm)를 성장시켜 게이트 산화막으로 이용하였다. 그리고 Zn과 Sn이 1: 2의 조성비를 가진 ZnSnO (ZTO) 용액을 제조한 후, 게이트 산화막 위에 spin coating 하였다. Splin coating된 용액에 남아 있는 솔벤트를 제거하기 위해 10분 동안 $230^{\circ}C$로 열처리를 한 후, 포토리소그래피와 에칭 공정을 이용하여 ZTO active channel을 형성하였다. 그 후, 박막 내에 남아 있는 불순물을 제거하고 ZTO TFT의 전기적인 특성을 향상시키기 위하여, $600^{\circ}C$의 열처리를 30분 동안 진행 하여 junctionless형 TFT 제작을 완료 하였다. 제작된 소자의 시간 경과에 따른 열화를 확인하기 위하여, 대기 중에서 2시간마다 HP-4156B 장비를 이용하여 전기적인 특성을 확인 하였으며, 이러한 열화는 후처리 공정을 통하여 회복시킬 수 있었다. 열화의 회복을 위한 후처리 공정으로, 퍼니스를 이용한 고온에서의 열처리와 microwave를 이용하여 저온 처리를 이용하였다. 결과적으로, TFT는 소자가 제작된 이후, 시간에 경과함에 따라서 on/off ratio가 감소하여 열화되는 경향을 보여 주었다. 이러한 현상은, TFT 소자의 ZTO back-channel에 대기 중에 있는 $O_2$ 및 $H_2O$의 분자의 물리적인 흡착으로 인한 것으로 보인다. 그리고 추가적인 후처리 공정들에 통해서, 다시 on/off ratio가 회복 되는 현상을 확인 하였다. 이러한 추가적인 후처리 공정은, 열화된 소자에 퍼니스에 의한 고온에서의 장시간 열처리, microwave를 이용한 저온에서 장시간 열처리, 그리고 microwave를 이용한 저온에서의 단 시간 처리를 수행 하였으며, 모든 소자에서 성공적으로 열화 되었던 전기적 특성이 회복됨을 확인 할 수 있었다. 이러한 결과는, 저온임에도 불구하고, microwave를 이용함으로 인하여, 물리적으로 흡착된 $O_2$ 및 $H_2O$가 짧은 시간 안에 ZTO TFT의 back-channel로부터 탈착이 가능함과 동시에 소자의 특성을 회복 가능 함 의미한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.208.1-208.1
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• 2015

최근, 차세대 투명 디스플레이 구동소자로서 산화물 반도체를 이용한 Transparent Amorphous Oxide Semiconductor (TAOS) 기술이 큰 주목을 받고 있다. 산화물 반도체는 기존의 a-Si에 비해 우수한 전기적인 특성과 낮은 구동전압 그리고 넓은 밴드 갭으로 인한 투명성의 장점들이 있다. 그리고 낮은 공정 온도에서도 제작이 가능하기 때문에 유리나 플라스틱과 같은 다양한 기판에서도 박막 증착이 가능하다. 하지만 기존의 furnace를 이용한 열처리 방식은 낮은 온도에서 우수한 전기적인 특성을 내기 어려우며, 공정 시간이 길어지는 단점들이 있다. 따라서 본 연구에서는 산화물 반도체중 In-Ga-Zn-O (IGZO)와 In-Sn-O(ITO)를 각각 채널 층과 게이트 전극으로 이용하였다. 또한 마이크로웨이브 열처리 기술을 이용하여 기존의 열처리 방식에 비해 에너지 전달 효율이 높고 짧은 시간동안 저온 공정이 가능하며 우수한 전기적인 특성을 가지는 투명 박막 트랜지스터를 구현 하였다. 본 실험은 glass 기판위에서 진행되었으며, RF sputter를 이용하여 ITO를 150 nm 증착한 후, photo-lithography 공정을 통하여 하부 게이트 전극을 형성하였다. 이후에 RF sputter를 이용하여 SiO2 와 IGZO 를 각각 300, 50 nm 증착하였고, patterning 과정을 통하여 채널 영역을 형성하였다. 또한 소자의 전기적인 특성 향상을 위해 마이크로웨이브 열처리를 1000 Watt로 2 분간 진행 하였고, 비교를 위하여 기존 방식인 furnace 를 이용하여 N2 분위기에서 $400^{\circ}C$로 30분간 진행한 소자도 병행하였다. 그 결과 마이크로웨이브를 통해 열처리한 소자는 공정 온도가 $100^{\circ}C$ 이하로 낮기 때문에 glass 기판에 영향을 주지 않고 기존 furnace 열처리 한 소자보다 전체적으로 전기적인 특성이 우수한 것을 확인 하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.66-66
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• 1999

최근 들어 다결정 SiGe은 MOS(Metal-Oxide-Semiconductor)에서 기존에 사용되던 다결정 Si 공정과의 호환성 및 여러 장점으로 인하여 다결정 Si 대안으로 많은 연구가 진행되고 있다. 고농도로 도핑된 P type의 다결정 SiGe은 Ge의 함량에 따른 일함수의 조절과 낮은 비저항으로 submicrometer CMOS 공정에서 게이트 전극으로 이용하려는 연구가 진행되고 있으며, 55$0^{\circ}C$ 이하의 낮은 온도에서도 증착이 가능하고, 도펀트의 활성화도가 높아서 TFT(Thin Film Transistor)에서도 유용한 재료로 검토되고 있다. 현재까지 다결정 SiGe의 증착은 MBE, APCVD, RECVD. HV/LPCVD 등 다양한 방법으로 이루어지고 있다. 이중 HV/LPCVD 방법을 이용한 증착은 반도체 공정에서 게이트 전극, 유전체, 금속화 공정 등 다양한 공정에서 사용되고 있는 방법으로 현재 사용되고 있는 반도체 공정과의 호환성의 장점으로 다결정 SiGe 게이트 전극의 증착 공정에 적합하다고 할 수 있다. 본 연구에서는 HV/LPCVD 방법을 이용하여 게이트 전극으로의 활용을 위한 다결정 SiGe의 증착 메카니즘을 분석하고 Ex-situ implantation 후 열처리에 따라 나타나는 활성화 정도를 분석하였다. 도펀트를 첨가하지 않은 다결정 SiGe을 주성엔지니어링의 EUREKA 2000 장비를 이용하여, 1000$\AA$의 열산화막이 덮혀있는 8 in 웨이퍼에 증착하였다. 증착 온도는 55$0^{\circ}C$에서 6$25^{\circ}C$까지 변화를 주었으며, 증착압력은 1mtorr-4mtorr로 유지하였다. 낮은 증착압력으로 인한 증착속도의 감소를 방지하기 위하여 Si source로서 Si2H6를 사용하였으며, Ge의 Source는 수소로 희석된 10% GeH4와 100% GeH4를 사용하였다. 증착된 다결정 SiGe의 Ge 함량은 RBS, XPS로 분석하였으며, 증착된 박막의 두께는 Nanospec과 SEM으로 관찰하였다. 또한 Ge 함량 변화에 따른 morphology 관찰과 변화 관찰을 위하여 AFM, SEM, XRD를 이용하였으며, 이온주입후 열처리 온도에 따른 활성화 정도의 관찰을 위하여 4-point probe와 Hall measurement를 이용하였다. 증착된 다결정 SiGe의 두게를 nanospec과 SEM으로 분석한 결과 Gem이 함량이 적을 때는 높은 온도에서의 증착이 더 빠른 증착속도를 나타내었지만, Ge의 함량이 30% 되었을 때는 온도에 관계없이 일정한 것으로 나타났다. XRD 분석을 한 결과 Peak의 위치가 순수한 Si과 순수한 Ge 사이에 존재하는 것으로 나타났으며, ge 함량이 많아짐에 따라 순수한 Ge쪽으로 옮겨가는 경향을 보였다. SEM, ASFM으로 증착한 다결정 SiGe의 morphology 관찰결과 Ge 함량이 높은 박막의 입계가 다결정 Si의 입계에 비해 훨씬 큰 것으로 나타났으며 근 값도 증가하는 것으로 나타났다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.400-400
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• 2012

산화물 반도체는 넓은 에너지갭을 가지고 높은 이동성과 높은 투명성을 가지기 때문에 초고 속 박막 트랜지스터(Thin film transistor; TFT)에 많이 응용되고 있다. 그러나 ZnO 및 $In_2O_3$ 산화물 반도체를 박막트랜지스터에 사용할 경우 소자가 불안정하여 전기적 성질이 저하되고 문턱전압의 이동이 일어난다. TFT에 사용되는 산화물 반도체로는 GaInZnO, ZrInZnO, HfInZnO 및 GaSnZnO의 전기적 특성에 관한 연구가 많이 되었다. 그러나 titanium-indium-zinc-oxide (TIZO) TFT에 대한 연구는 비교적 적게 수행 되었다. 본 연구에서는 TFTs의 안정성을 향상하기 위하여 TFT의 채널로 사용되는 TiInZnO를 형성하는데 간단한 제조 공정과 낮은 비용의 용액 증착방법을 사용하였다. 졸-겔 전해액은 Titanium (IV) isopropoxide $[Ti(OCH(CH_3)_2)_4]$, 0.1 M Zinc acetate dihydrate $[Zn(CH_3COO)_2{\cdot}2H_2O]$ 그리고 indium nitrate hydrate $[In(NO_3)_3{\cdot}xH_2O]$을 2-methoxyethanol의 용액에 합성하였다. $70^{\circ}C$에서 한 시간 동안 혼합 하였다. Ti의 몰 비율은 10%, 20% 및 40% 로 각각 달리하여 제작하였다. $SiO_2$층 위에 2,500 rpm 속도로 25초 동안 스핀 코팅하여 TFT를 제작하였다. TIZO 박막에 대한 X-선 광전자 스펙트럼 관측 결과는 Ti 몰 비율이 증가함에 따라 Ti 2p1/2피크의 세기가 증가함을 보여주었다. TiZO 박막에 Ti 원자를 첨가하면 $O^{2-}$ 이온이 감소하기 때문에 전하의 농도가 변화하였다. 전하 농도의 변화는 TiZO 채널을 사용하여 제작한 TFT의 문턱전압을 양 방향으로 이동 하였으며 off-전류를 감소하였다. TiZO 채널을 사용하여 제작한 TFT의 드레인 전류-게이트 전압 특성은 on/off비율이 $0.21{\times}107$ 만큼 크며 이것은 TFT 소자로서 우수한 성능을 보여주고 있다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.06a
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• pp.168-168
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• 2008

Dimension of a transistor has rapidly shrunk to increase the speed of device and to reduce the power consumption. However, it is accompanied with several problems like direct tunneling through the gate dioxide layer and low conductivity characteristic of poly-Si gate in nano-region. To cover these faults, study of new materials is urgently needed. Recently, high dielectric materials like $Al_2O_3$, $ZrO_2$, and $HfO_2$ are being studied for equivalent oxide thickness (EOT). However, poly-Si gate is not compatible with high-k materials for gate-insulator. Poly Si gate with high-k material has some problems such as gate depletion and dopant penetration problems. Therefore, new gate structure or materials that are compatible with high-k materials are also needed. TiN for metal/high-k gate stack is conductive enough to allow a good electrical connection and compatible with high-k materials. According to this trend, the study on dry etching of TiN for metal/high-k gate stack is needed. In this study, the investigations of the TiN etching characteristics were carried out using the inductively coupled $BCl_3$-based plasma system and adding $Cl_2$ gas. Dry etching of the TiN was studied by varying the etching parameters including $BCl_3$/Ar gas mixing ratio, RF power, DC-bias voltage to substrate, and $Cl_2$ gas addition. The plasmas were characterized by optical emission spectroscopy analysis. Scanning electron microscopy was used to investigate the etching profile.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.05a
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• pp.105-110
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• 2008

We have proposed a new structure of poly-silicon thin film transistor(TFT) which was fabricated the LDD region using doping oxide with graded spacer by etching shape retio. The devices of n-channel poly-si TFT's hydrogenated by $H_2$ and $HT_2$/plasma processes are fabricated for the devices reliability. We have biased the devices under the gate voltage stress conditions of maximum leakage current. The parametric characteristics caused by gate voltage stress conditions in hydrogenated devices are investigated by measuring /analyzing the drain current, leakage current, threshold voltage($V_{th}$), sub-threshold slope(S) and transconductance($G_m$) values. As a analyzed results of characteristics parameters, the degradation characteristics in hydrogenated n-channel polysilicon TFT's are mainly caused by the enhancement of dangling bonds at the poly-Si/$SiO_2$ interface and the poly-Si Brain boundary due to dissolution of Si-H bonds. The structure of novel proposed poly-Si TFT's are the simplity of the fabrication process steps and the decrease of leakage current by reduced lateral electric field near the drain region.