• 제목/요약/키워드: Optional applications

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HDTV 응용을 위한 10비트 200MS/s 75.6mW $0.76mm^2$ 65nm CMOS 파이프라인 A/D 변환기 (A 10b 200MS/s 75.6mW $0.76mm^2$ 65nm CMOS Pipeline ADC for HDTV Applications)

  • 박범수;김영주;박승재;이승훈
    • 대한전자공학회논문지SD
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    • 제46권3호
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    • pp.60-68
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    • 2009
  • 본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.

3G 통신 시스템 응용을 위한 0.31pJ/conv-step의 13비트 100MS/s 0.13um CMOS A/D 변환기 (A 0.31pJ/conv-step 13b 100MS/s 0.13um CMOS ADC for 3G Communication Systems)

  • 이동석;이명환;권이기;이승훈
    • 대한전자공학회논문지SD
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    • 제46권3호
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    • pp.75-85
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    • 2009
  • 본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

기록관리시스템 기능요건 표준의 실무적 해석 (A practical analysis approach to the functional requirements standards for electronic records management system)

  • 임진희
    • 기록학연구
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    • 제18호
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    • pp.139-178
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    • 2008
  • 최근 공표된 국내외 기록관리시스템 기능요건 표준은 기록관리 핵심 기능뿐 아니라 시스템관리와 선택적인 기능의 요건을 포함하여 상세한 수준에서 요건 기술을 하고 있다. 기능요건은 전자기록 관리의 실무 경험을 토대로 만들어지며, 정보기술의 표준화를 기반으로 전자기록 실무가 표준화되어 가는 추세에 따라 기능요건 표준들도 점차 내용적 공통성을 확보해 가고 있다. 또한, 기록관리전문가, 정보기술 전문가, 컨설턴트, 기록관리 응용패키지 벤더 등 다양한 전문가 그룹의 참여와 협력으로 만들어진 기능요건은 품질 수준이 향상되고 있을 뿐만 아니라 국제적 표준화의 경향도 높아지고 있다. 선진 모범 실무를 기반으로 만들어진 기록관리시스템 기능요건 표준을 벤치마킹하여 실무적 해석을 통해 유용한 시사점을 얻을 수 있다. 이 논문에서는 기록관리의 핵심이라 할 수 있는 분류와 처분 영역의 기능요건을 기록관리 업무와 연관하여 해석함으로써 우리나라 전자기록 실무에 의미있는 시사점을 얻고자 한다. 첫 번째로 분류의 계층 수를 고정적인 개수로 제한할 필요가 있는지, 분류의 말단에만 편철을 해야 하는지를 논의해 보고, 두 번째로 보유기간 기산일을 이벤트 방식으로 설정하는 방식의 특징과 상속개념을 이용하여 다중의 처분지침을 적용하는 방법에 대해 살펴보고, 세 번째로 기록관리가 조직의 규제준수와 위험관리에 대응하는 대안이 되어야 한다는 전제하에 각종 규제에 적극적으로 대응하기 위해 필요한 처분보류와 해제 기능에 대해 알아본다. 마지막으로 기록관리시스템이 기록관리자의 유용한 도구가 되기 위해 필수적인 기능인 대량 일괄작업에 대해 예시하고 있다. 기록관리자들은 기록관리시스템 기능요건 표준을 실무적 관점에서 해석할 줄 알아야 하며, 실무에 필요한 요건을 도출하여 전문적인 전자기록관리 업무 수행의 주요 도구인 기록관리시스템을 고도화해 나갈 수 있어야 한다. 국가기록원은 기록관리시스템 기능요건 표준의 적용 범위를 확대하여 다양한 이해당사자들이 공통의 기반에서 효과적, 효율적으로 전자기록관리 실무를 집행할 수 있는 토대를 마련해 가야 할 것이다.