• 정보학연구
• /
• 제10권3호
• /
• pp.33-45
• /
• 2007

Systolic Array Processor is used for designing the special purpose processor in Digital Signal Processing, Computer Graphics, Neural Network Applications etc., since it has the characteristic of parallelism, pipeline processing and architecture of regularity. But, in case of using general design method, it has intial waiting period as large as No. of PE-1. And if the connected system needs parallel and simultaneous outputs, processor has some problems of the performance, since it generates only one output at each clock in output state. So in this paper, one dimensional Systolic Array Processor that is designed according to the dependance of data and operations using the partitioned sub-matrix is proposed for the purpose of improving the performance. 1-D Systolic Array using 4 partitioned sub-matrix has efficient method in case of considering those two problems.

• 한국통신학회논문지
• /
• 제18권10호
• /
• pp.1433-1443
• /
• 1993

DCT(Discrete Cosine Transform)/ IDCT(Inverse DCT)는 여러 DSP 분야와 영 강압축 시스템에서 널리 사용되는 부호화 방식으로서 압축 및 복원 시스템에서 가장 많은 처리시간을 요하는 부분이다. 그러므로 이 부분의 성능을 향상시킴으로써 전체 영상 압축시스템의 성능을 향상시킬수 있다. 본 논문에서는 이러한 DCT/IDCT연산을 효율적으로 수행하기 위하여 모듈생성기법을 이용하여 하드웨어로 구성하였다. 설계한 DCT/IDCT코어 프로세서는 부분합과 분산연산을 이용하여 비교적 적은 면적을 차지하며, 약간의 면적을 증가시킴으로써 DCT와 IDCT연산을 모두 수행한다. 또한 파이프라인 구조를 사용하여 고속으로 DCT/IDCT연산을 수행할 수 있으며, 적은 수의 반올림(rounding)단계를 거치므로 높은 정밀도로 연산을 수행한다. 그리고 모듈생성기법을 사용하여, 설계공정에 독립적이고 입력비트나 정밀도 둥을 간단한 매개변수의 조정으로 변환시킬 수 있도록 설계하였다. 또한 구현한 코어프로세서는 CCITT 권장안 H.261에 부합하는 정밀도로 연산을 수행한다.

• 한국정보통신학회논문지
• /
• 제8권6호
• /
• pp.1166-1174
• /
• 2004

본 논문은 TCP/IP 프로토콜 스택을 위한 RISC 기반 송신 래퍼 프로세서의 설계를 기술하였다. 설계된 프로세서는 이중 뱅크 구조를 갖는 입출력 버퍼, 32 비트 RISC 마이크로프로세서, 온라인 체크섬 계산 기능을 갖는 DMA 모듈, 메모리 모듈로 구성되어 있다. TCP/IP 프로토콜의 다양한 동작모드를 지원하기 위해 기존의 상태 머신 기반의 설계 방식이 아닌 RISC 프로세서에 기반을 둔 하드웨어-소프트웨어 공동설계 설계기법이 사용되었다. 데이터 전달 동작과 체크섬 동작의 순차적인 수행에 기인한 커다란 지변 시간을 제거하기 위해, 데이터 전달 동작과 병렬적으로 체크섬 동작을 수행할 수 있는 DMA 모듈이 채택되었다. 가변 크기의 입출력 버퍼를 제외한 프로세서는 0.35${\mu}m$ CMOS 공정 조건에서 약 23,700개의 게이트로 구성되며, 최대 동작 주파수는 약 167MHz를 가짐을 확인하였다.

• International Journal of Aeronautical and Space Sciences
• /
• 제3권2호
• /
• pp.31-39
• /
• 2002

In this paper, KOMPSAT-2 on-board fault and ground recovery management design is addressesed in terms of hardware and software components which provide failure detection and spacecraft safing for anomalies which threaten spacecraft survival. It also includes ground real time up-commanding operation to recover the system safely. KOMPSAT-2 spacecraft fault and recovery management is designed such that the subsequent system configuration due to system initialization is initiated and controlled by processors. This paper will show that KOMPSAT-2 has a new design feature of CPU SEU mitigation for the possible upsets in the processor CPUs as a part of on-board fault management design. Recovery management of processor switching has two different ways: gang switching and individual switching. This paper will show that the difficulties of using multiple-processor system can be managed by proper design implementation and flight operation.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
• /
• pp.1503-1506
• /
• 1987

This paper proposes the self test method for 16 point FFT processor with systolic array architecture. To test efficiently and solve the increased hardware problems due to built-in self test, we change the normal registers into Linear Feedback Shift Registers(LFSR). LFSR can be served as a test pattern generator or a signature analyzer during self test operation, while LFSR a ordering register or a accumulator during normal operation. From the results of logic simulation for 16 point FFT processor by YSLOG, the total time is estimated in about. 21.4 [us].

• Journal of information and communication convergence engineering
• /
• 제7권4호
• /
• pp.516-520
• /
• 2009

RSA crypto-processors equipped with more than 1024 bits of key space handle the entire key stream in units of blocks. The RSA processor which will be the target design in this paper defines the length of the basic word as 128 bits, and uses an 256-bits register as the accumulator. For efficient execution of 128-bit multiplication, 32b*32b multiplier was designed and adopted and the results are stored in 8 separate 128-bit registers according to the status flag. In this paper, an efficient method to execute 128-bit MAC (multiplication and accumulation) operation is proposed. The suggested method pre-analyzed the all possible cases so that the MAC unit can remove unnecessary calculations to speed up the execution. The proposed architecture prototype of the MAC unit was automatically synthesized, and successfully operated at 20MHz, which will be the operation frequency in the RSA processor.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
• /
• pp.278-280
• /
• 2007

In this paper, wd design the Program Specific Information (PSI) parser and its On-Screen Display (OSD) on the middleware of ALi M3330 MPEG-2 decoder processor to analyze DVB-T Transport Stream(TS) information. To test the functional operation of the designed parser, we implement the DVB-T test board including the RF-tuner using ALi M3330 MPEP-2 decoder processor and confirm the correct operation using the input TS stream generated by DVB-T stream generator. The developed PSI parser could be used for the test environment, various channel extension, and the development of DVB-T reception module.

• 한국통신학회논문지
• /
• 제17권2호
• /
• pp.153-158
• /
• 1992

본 논문에서는 새로운 세선화 알고리즘을 제안하고 실험결과를 통해 알고리즘의 효율성을 증명하였다. 새로운 세선화 알고리즘에서는 기존의 one-pass 알고리즘에서 드러난 불연속점과 끝점 감소의 문제점을 해결하였다. 특히 본 알고리즘은 하드웨어 구현에 보다 적합하며 고속 동작이 가능하도록 설계되었다.구현된 하드웨어 장치는 가변하는 입력 이미지 너비(25~40 bits)에 선택적으로 대응할 수 있는 실용적인 측면이 있으며 파이프라인 방식으로 고속 동작한다. 본 세선화 장치는 가변 이미지 크기에 대한 융통성과 고속동작의 특성을 가지므로 문자 인식 시스템을 포함한 다양한 이미지 처리 분야에서 매우 실용적으로 적용할 수 있다.

• Nuclear Engineering and Technology
• /
• 제40권3호
• /
• pp.163-174
• /
• 2008

As part of the spent fuel treatment program at the Idaho National Laboratory, a vacuum distillation process is being employed for the recovery of actinide products following an electrorefining process. Separation of the actinide products from a molten salt electrolyte and cadmium is achieved by a batch operation called cathode processing. A cathode processor has been designed and developed to efficiently remove the process chemicals and consolidate the actinide products for further processing. This paper describes the fundamentals of cathode processing, the evolution of the equipment design, the operation and efficiency of the equipment, and recent developments at the cathode processor. In addition, challenges encountered during the processing of irradiated spent nuclear fuel in the cathode processor will be discussed.

• 전기전자학회논문지
• /
• 제23권1호
• /
• pp.58-67
• /
• 2019

NIST 표준으로 정의된 $GF(2^m)$ 상의 슈도 랜덤 곡선과 Koblitz 곡선을 지원하는 타원곡선 암호(ECC) 프로세서 설계에 대해 기술한다. 고정된 크기의 데이터 패스를 사용하여 5가지 키 길이를 지원함과 아울러 경량 하드웨어 구현을 위해 워드 기반 몽고메리 곱셈기를 기반으로 유한체 연산회로를 설계하였다. 또한, Lopez-Dahab 좌표계를 사용함으로써 유한체 나눗셈을 제거하였다. 설계된 ECC 프로세서를 FPGA 검증 플랫폼에 구현하고, ECDH(Elliptic Curve Diffie-Hellman) 키 교환 프로토콜 동작을 통해 하드웨어 동작을 검증하였다. 180-nm CMOS 표준 셀 라이브러리로 합성한 결과 10,674 등가 게이트와 9 kbit의 dual-port RAM으로 구현되었으며, 최대 동작 주파수는 154 MHz로 평가되었다. 223-비트 슈도 랜덤 타원곡선 상의 스칼라 곱셈 연산에 1,112,221 클록 사이클이 소요되며, 32.3 kbps의 처리량을 갖는다.