• 한국재료학회지
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• 제11권7호
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• pp.556-561
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• 2001

실리사이드반웅을 이용하여 니켈모노실리사이드의 양측계면에 단결정실리콘을 적층시켜 전도성이 우수하며 식각특성이 달라 MEMS용 기판으로 채용이 가능한 SOS (Silicon-on-Silicide) 기판을 제작하였다. 실리콘 기판 전면에 Ni를 열증착법으로$ 1000\AA$두께로 성막하고, 실리콘 기판 경면과 맞블여 후 $300~900^{\circ}C$온도범위에서 15시간동안 실리사이드 처리하여 니켈모노실리사이드가 접합매체로 되는 기판쌍들을 완성하였다. 완성된 기판쌍들은 IR (infrared) 카메라를 이용하여 비파괴적으로 접합상태를 확인하고. 주사전자현미경 (scaning electron microscope)과 투과전자현미경 (tranmission electron microscope)을 이용하여 수직단면 미세구조를 확인하였다. Ni 실리사이드의 상변화가 일어나는 온도를 제외하고는 Si NiSi ∥Si 기판쌍은 기판전면에 52%이상 완전접합이 진행되었음을 확인하였고 생성 실리사이드의 두께에 따라 나타나는 명암부에 비추어 기판쌍 중앙부에 두꺼운 니켈노실리아드가 형성되었다고 판단되었다. 완성된 Si NiSi ∥ Si 기판쌍을 SBM 수직단면에 의괘 확인한 결과 접합이 완성된 기판중심부의 접합계면은 $1000\AA$ 두께의 NiSi가 균일하게 형성되었으며 배율 30,000배의 해상도에서 계면간 분리부분없이 완전한 접합이 진행되었음을 확인하였다. 반면 기판쌍 에지 (edge)부분에는 실리사이드가 헝성되지 않은 비접합상태가 발견되었다. 수직단면루과전자현미경 결과물에 근거하여 접합된 중심부에서는 피접합되는 실리콘의 경면과 니켈이 성막된 실리콘 경면 상부계면에 10-20$\AA$의 비정질막이 발견되었으며, 산화막으로 추정되는 이 막이 접합률을 현저히 저하시키는 것을 확인하였다. 접합이 진행되지 않은 에지부는 이러한 산화막이 열처리 진행중 급격히 성장하여 피접합 실리콘층의 분리가 발생하였다. 따라서 Si NiSi ∥Si 기판쌍의 접합률을 향상시키기 위해서는 피접합 실리콘 계면과 Ni 상부층간의 비정질부를 적극적으로 제거하여야 함을 알 수 있었다.

• 반도체디스플레이기술학회지
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• 제6권3호
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• pp.19-23
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• 2007

The NiSi is very promising candidate for the metallization in 45 nm CMOS process such as FUSI(fully silicided) gate and source/drain contact because it exhibits non-size dependent resistance, low silicon consumption and mid-gap workfunction. Ni film was first deposited by using ALD (atomic layer deposition) technique with Bis-Ni precursor and $H_2$ reactant gas at $220^{\circ}C$ with deposition rate of $1.25\;{\AA}/cycle$. The as-deposited Ni film exhibited a sheet resistance of $5\;{\Omega}/{\square}$. RTP (repaid thermal process) was then performed by varying temperature from $400^{\circ}C$ to $900^{\circ}C$ in $N_2$ ambient for the formation of NiSi. The process temperature window for the formation of low-resistance NiSi was estimated from $600^{\circ}C$ to $800^{\circ}C$ and from $700^{\circ}C$ to $800^{\circ}C$ with and without Ti capping layer. The respective sheet resistance of the films was changed to $2.5\;{\Omega}/{\square}$ and $3\;{\Omega}/{\square}$ after silicidation. This is because Ti capping layer increases reaction between Ni and Si and suppresses the oxidation and impurity incorporation into Ni film during silicidation process. The NiSi films were treated by additional thermal stress in a resistively heated furnace for test of thermal stability, showing that the film heat-treated at $800^{\circ}C$ was more stable than that at $700^{\circ}C$ due to better crystallinity.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.572-578
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• 2014

In order to overcome small current drivability of a tunneling field-effect transistor (TFET), a TFET using Schottky barrier (SBTFET) is proposed. The proposed device has a metal source region unlike the conventional TFET. In addition, dopant segregation technology between the source and channel region is applied to reduce tunneling resistance. For TFET fabrication, spacer technique is adopted to enable self-aligned process because the SBTFET consists of source and drain with different types. Also the control device which has a doped source region is made to compare the electrical characteristics with those of the SBTFET. From the measured results, the SBTFET shows better on/off switching property than the control device. The observed drive current is larger than those of the previously reported TFET. Also, short-channel effects (SCEs) are investigated through the comparison of electrical characteristics between the long- and short-channel SBTFET.

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2007년도 춘계학술대회
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• pp.193-198
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• 2007

The NiSi is very promising candidate for the metallization in 60nm CMOS process such as FUSI(fully silicided) gate and source/drain contact because it exhibits non-size dependent resistance, low silicon consumption and mid-gap workfunction. Ni film was first deposited by using ALD (atomic layer deposition) technique with Bis-Ni precursor and $H_2$ reactant gas at $220^{\circ}C$ with deposition rate of $1.25{\AA}/cycle$. The as-deposited Ni film exhibited a sheet resistance of $5{\Omega}/{\square}$. RTP (repaid thermal process) was then performed by varying temperature from $400^{\circ}C$ to $900^{\circ}C$ in $N_2$ ambient for the formation of NiSi. The process window temperature for the formation of low-resistance NiSi was estimated from $600^{\circ}C$ to $800^{\circ}C$ and from $700^{\circ}C$ to $800^{\circ}C$ with and without Ti capping layer. The respective sheet resistance of the films was changed to $2.5{\Omega}/{\square}$ and $3{\Omega}/{\square}$ after silicidation. This is because Ti capping layer increases reaction between Ni and Si and suppresses the oxidation and impurity incorporation into Ni film during silicidation process. The NiSi films were treated by additional thermal stress in a resistively heated furnace for test of thermal stability, showing that the film heat-treated at $800^{\circ}C$ was more stable than that at $700^{\circ}C$ due to better crystallinity.

• 전기전자학회논문지
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• 제25권3호
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• pp.467-472
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• 2021

고온에서도 반도체 소자의 안정적인 동작이 필요하다. 반도체 소자의 구조중에서 고온에서 불안정한 전기적 응답을 야기할 수 있는 영역은 금속과 반도체가 접합하는 콘택층이다. 본 연구에서는 p형 SiC 층위에 니켈-실리사이드(NiSix)의 콘택층을 형성하는 공정과정에 포함되는 어닐링 공정 조건이 콘택 저항의 비저항과 전체 저항에 미치는 효과를 고찰하였다. 이를 위해, 4인치 p형 SiC층 위에 전송길이 이론(transfer length method: TLM) 측정을 위한 알련의 전극 패턴들을 형성하였고, 어닐링 온도(1700와 1800℃)와 어닐링 시간(30와 60분)을 달리하여 4종의 시료를 제조하였으며, TLM을 이용한 저항을 측정하였다. 그 결과, 어닐링 조건이 콘택층의 저항과 소자의 전기적 안정성에 영향을 미치는 사실을 확인하였다.

• 마이크로전자및패키징학회지
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• 제19권1호
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• pp.55-60
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• 2012

고효율, 저가격의 태양전지를 위해 습식공정 중 하나인 Ni-P 무전해 도금을 이용한 실리콘 태양전지 웨이퍼를 열처리에 따른 4점굽힘시험을 통해 정량적인 계면 접착에너지를 평가하였다. 실험 결과 실리콘 태양전지 웨이퍼와 Ni-P 박막 사이의 계면접착에너지는 $14.83{\pm}0.76J/m^2$이며, 후속 열처리에 따른 실리콘 태양전지 웨이퍼와 Ni-P 무전해 도금은 $300^{\circ}C$ 처리 시 $12.33{\pm}1.16J/m^2$, $600^{\circ}C$ 처리 시 $10.83{\pm}0.42J/m^2$로써 전반적으로 높은 계면접착에너지를 가지나 열처리 온도가 증가할수록 계면접착에너지가 서서히 감소하였다. 4점굽힘시험 후 박리된 파면의 미세구조를 관찰 및 분석하여 내부의 파괴경로를 확인하였으며, X-선 광전자 분광법을 통하여 표면화학 결합상태를 분석한 결과 열처리 시 Ni-O와 Si-O 형태의 결합이 존재하여 약한 계면을 형성하기 때문인 것으로 판단된다.