• 한국전산유체공학회:학술대회논문집
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• 한국전산유체공학회 2001년도 춘계 학술대회논문집
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• pp.149-154
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• 2001

Parallel performance of a Myrinet based PC-cluster was tested and compared with a conventional Fast-Ethernet system. A preconditioned Navier-Stokes code was parallelized with domain decomposition technique, and used for the parallel performance test. Speed-up ratio was examined as a major performance parameter depending on the number of processor and the network topology. As was expected, Myrinet system shows a superior parallel performance to the Fast-Ethernet system even with a single network adpater for a dual processor SMP machine. A test for the dependency on problem size also shows that network communication speed is a crucial factor for parallelized computational fluid dynamics analysis and the Myrinet system is a plausible candidate for high performance parallel computing system.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.368-371
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• 1999

In this paper, we propose a neural network processor architecture with on-chip learning and with reconfigurability according to the data dependencies of the algorithm applied. For the neural network model applied, the proposed architecture can be configured into either SIMD or SRA(Systolic Ring Array) without my changing of on-chip configuration so as to obtain a high throughput. However, changing of system configuration can be controlled by user program. To process activation function, which needs amount of cycles to get its value, we design it by using PWL(Piece-Wise Linear) function approximation method. This unit has only single latency and the processing ability of non-linear function such as sigmoid gaussian function etc. And we verified the processing mechanism with EBP(Error Back-Propagation) model.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.413-416
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• 2007

Use ot Intelligent devices that work on the ANSI/EIA 709.1 protocol is increasing. In this study an ANSI/EIA 709.1 protocol analyzer that can monitor and analyze the packets on LonWorks network is designed and developed. The device is based on TMS320LF2407A processor for decoding data packets, and uses XScale processor for sending data to the application program on PC. The application program has various analysis features as well as basic monitoring function. The developed device can be used for debugging purposes in development of any kind of LonWorks devices, and also it is useful in maintenance of LonWorks network or Lon Works devices.

• 산업공학
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• 제10권3호
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• pp.145-153
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• 1997

This paper deals with constructing a scheduling system for a mold manufacturing factory. The scheduling system is composed of 4 submodules such as pre-processor, neural network training, neural networks and simulation. Pre-processor analyzes the condition of workshop and generates input data to neural networks. Network training module is performed by using the condition of workshop, performance measures, and dispatching rules. Neural networks module presents the most optimized dispatching rule, based on previous training data according to the current condition of workshop. Simulation module predicts the earliest completion date of a mold by forward scheduling with the presented dispatching rules, and suggests a possible issue date of a material by backward tracking. The system developed shows a great potential when applied in real mold factory for automotive parts.

• 대한임베디드공학회논문지
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• 제3권1호
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• pp.34-41
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• 2008

There are many researches to build up ubiquitous environment by the Ubiquitous Sensor Network(USN). These applications, such as home network, health care, natural environment and agricultural areas, are implemented by an embedded system. Their fields are gradually spreading. However the power consumption in its implementation plays an important role on the surrounding environment of the wireless network. In this paper, we design low power processor based sensor node platform for agricultural applications. We also compare its some performance with existing products.

• 한국정보과학회논문지:정보통신
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• 제31권4호
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• pp.363-374
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• 2004

본 논문은 ASIC에 상응하는 성능을 가지며 일반 프로세서에 상응하는 유연성을 지닌 네트워크 프로세서(NP: Network Processor)를 사용하여 인-라인 모드 네트워크 기반 침입탐지시스템(NIDS: Network-based Intrusion Detection System)을 제안한다. NP를 이용한 다양한 네트워크 응용들이 제안되고 있으나, NIDS에 직접 적용한 예는 아직 없다. 제안된 NIDS는 패킷 차단과 트래픽 미터링 뿐만 아니라 공격을 검출하기 위해 패킷 내용을 검색한다. 특히, 2-레벨 탐색 기법은 패킷 차단과 트래픽 미터링 기능을 복잡하고 많은 시간을 요하는 패킷 내용 검색 기능과 분리시킴으로서 인-라인 모드 시스템의 성능, 안전성, 그리고 확장성을 향상시켰다. 한편 PC 플랫폼과 Agere PayloadPlus (APP) 2.5G NP를 사용한 프로토-타입을 구현하였고, APP NP에 적용될 패킷 내용 검색 알고리즘을 제안하였다.

• 대한전자공학회논문지SD
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• 제41권5호
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• pp.61-70
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• 2004

뉴럴 네트워크는 동작 모드를 학습과 인지 과정으로 구분할 수 있다. 학습은 다양한 입력 패턴에 대하여 학습자가 원하는 결과값을 얻을 때까지 결합계수를 업데이트하는 과정이고, 인지는 학습을 통해 결정된 결합계수와 입력 패턴과의 연산을 수행하는 과정이다. 기존의 내적연산 프로세서는 처리 속도를 개선하고 하드웨어 복잡도를 줄이는 다양한 구조가 연구되었지만 뉴럴 네트워크의 학습과 인지모드에 대한 차별화된 구조는 없었다. 이를 위해, 본 논문에서는 재구성 가능한 뉴럴 네트워크 구현을 위한 새로운 저전력 내적연산 프로세서 구조를 제안한다. 제안한 구조는 학습모드에서 기존의 비트-시리얼 내적연산 프로세서와 같이 동작을 하여, 비트-레벨의 타른 처리 및 하드웨어 구현에 적합하고 높은 수준의 파이프라인 적용이 가능하다는 장점을 가진다. 또한, 인지모드에서는 고정된 결합계수에 따라 연산을 수행할 활성화 유닛을 최소화시킴으로서 전력 소비를 줄일 수 있다. 시뮬레이션 결과 활성화 유닛은 결합계수에 의존적이기는 하지만 50% 내외까지 줄일 수 있음을 확인하였다.

• 한국전자통신학회논문지
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• 제14권6호
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• pp.1069-1076
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• 2019

정보통신기술의 발달로 군의 무기체계가 네트워크로 연결되어 실시간으로 데이터를 주고받아 작전을 수행하는 네트워크 중심전으로 전장 환경이 크게 변하고 있는 추세이다. 네트워크 중심전의 핵심 시스템은 전술데이터 링크이며, 전술데이터링크 가입자는 유선, 무선, 위성 네트워크를 통해 실시간으로 전술정보를 주고받아 전장상황을 공유한다. 시간이 지날수록 전술데이터링크 시스템을 탑재한 군의 무기체계가 증가하고, 통신장비의 성능이 개선되는 상황에서 전술데이터링크를 통해 주고받는 데이터의 양도 증가할 수밖에 없다. 본 연구에서는 전술데이터링크의 데이터를 처리하는 데이터링크 처리기의 전술자료 송신 메커니즘을 개선하여 전술데이터링크 시스템의 전송속도 및 처리 용량을 향상시킬 수 있는 방법을 제안한다.

• 한국정보통신학회논문지
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• 제9권6호
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• pp.1211-1217
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• 2005

Embedded system은 소수의 System-On-Chip (SOC)으로 대부분의 기능이 구현되어지는 추세이며, 이러한 SOC의 구조는 대체로 RISC 기반의 내장 마이크로프로세서를 중심으로 발전해 왔다. 하지만 RISC 기반의 ARM, MIPS등의 범용 프로세서들은 점차 그 필요성이 커지고 있는 네트워크 기능과 멀티미디어 처리 기능 등에 대해서는 많은 고려 없이 설계된 프로세서들이다. 소규모 사업자 및 개인 사용자를 위한 네트워크 기기의 경우는 가격대비 성능이 우수한 제품이 시장을 차지하는데 유리하므로, 지금까지 대부분의 경우에서 전용 하드웨어를 사용하지 않고, PHY와 MAC layer 일부의 기본적인 기능을 제외한 나머지 네트워크 기능을 모두 상기한 내장 마이크로프로세서로 처리하고 있다. VDSL, FTTH과 같이 고속 인터넷을 가능하게 하는 기술이 발전함에 따라, 기존의 범용 프로세서에 기반을 둔 네트워크 기기는 빠른 속도로 그 성능의 한계에 다다르고 있다. 이는 단순히 프로세서의 동작 속도를 높이는 것으로 해결할 수 있는 문제가 아닌 것으로 보이며, 네트워크 프로토콜의 처리에 최적화 되어 있지 않은 범용 프로세서의 사용에 근본적인 문제점이 있다고 하겠다. 본 연구를 통하여 네트워크 기능 수행에 효율적인 네트워크 프로세서를 설계하고 이를 Home gateway용 SOC에 내장하고 성능을 측정하여 그 상용화 가능성을 타진한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 심포지엄 논문집 정보 및 제어부문
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• pp.165-167
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• 2006

In this paper we present a new-generation sensor network processor which is not optimized in circuit level, but in system architecture level. The new design build on a conventional processor architecture, improving the design by focusing on application oriented specification, ISA, and micro-architectural optimization that reduce overall design size and advance energy-per-instruction. The design employs harvard architecture, 8-bit data paths, and an compact 19 bit wide RISC ISA. The design also features a unique interrupt handler which offloads periodical monitoring jobs from the main part of CPU. Our most efficient design is capable of running at 300 KHz (0.3 MIPS) while consuming only about few pJ/instruction.