• 전자공학회논문지SC
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• 제39권3호
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• pp.191-200
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• 2002

본 논문에서는 다변수 다치 논리함수에 대하여 구간함수를 절단 차분 함수로 변환하는 방법을 제시하였고, 절단 차분 함수를 전류모드 CMOS에 의한 전류 미러 회로와 금지회로를 사용하여 일정한 패턴을 갖는 다치 논리회로로 구현하는 방법을 제시하였다. 또한 제시한 방법을 2변수 4치 MOD(4) 가산 진리표와 2변수 4치 유한체 GF(4)상의 승산 진리표를 실현하는 회로의 구현에 적용하였다. PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작특성을 보였다. 회로들의 시뮬레이션은 2㎛ CMOS 표준 기술을 이용하였고, 단위 전류를 15㎂로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 제시한 전류모드 CMOS에 의해 구현된 회로들은 일정한 패턴, 상호연결의 규칙성을 가지며, 다치 논리함수의 변수의 확장성을 가지므로 VLSI 실현에 적합할 것으로 생각된다.

• 대한전자공학회논문지
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• 제20권5호
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• pp.1-7
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• 1983

일반적으로 다치론리는 Modulo-M의 수 체계를 기초로 한다. 이 논문에서는 다치의 치의 요소를 서로 배타적인 상태를 나타내는 기호하여 집합의 방식으로 다치 논리를 설정하고, 기호 다치 논리극교와 그 변화를 정의하였으며, 그 성질을 정리, 증명하였다. 또, 경산외 변화에 의한 기회 다치 논리극교의 MacLaurin 전개와 Taylor 전개 방법을 제안하고 증명하였다.

• 전자공학회논문지B
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• 제31B권4호
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• pp.55-61
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• 1994

The multiple valued logic(MVL) circuit with ROM type using current mode CMOS is presented in this paper. This circuit is composed of the multiple valued-to-binary(MV/B) decoder and the selection circuit. The MV/B decoder decodes the single input multiple valued signal to N binary signal, and the selection circuits is composed N$\times$N array of the selecion cells with ROM types. The selection cell is realized with the current mirror circuits and the inhibit circuits. The presented circuit is suitable for designing the circuit of MVL functions with independent variables, and reduces the number of selection cells for designing the circuit of symmetric MVL functions as many as {($N^2$-N)/2}+N. This circuit possess features of simplicity. expansibility for array and regularity, modularity for the wire routing. Also, it is suitable for VLSI implementation.

• 한국지능시스템학회논문지
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• 제19권1호
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• pp.13-18
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• 2009

인간의 감성은 애매하고 외부로 부터의 자극에 따라 다양하게 변화한다. Plutchik은 기본적인 패턴을 8가지 행동 패턴으로 분류한 감성 모델을 제시하고, 또 순수감성의 조합으로부터 혼합 감성을 추론하였다. 본 논문에서는 다치 논리함수의 차분 성질을 이용한 다치 논리 오토마타 모델을 이용하여 Plutchik의 감성 모델을 처리할 수 있는 방법을 제안한다. 여기서 제안된 감성처리 모델은 감성 데이터 해석과 처리에 널리 활용될 수 있을 것이다.

• 전자공학회논문지B
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• 제29B권11호
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• pp.56-64
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• 1992

The sum-of-product type MVL (Multiple-valued logic) functions can be directly transformed into the exclusive-sum-of-literal-product(ESOLP) type MVL functions with a substitution of the OR operator with the exclusive-OR(XOR) operator. This paper presents an algorithm that can reduce the number of minterms for the purpose of minimizing the hardware size and the complexity of the circuit in the realization of ESOLP-type MVL functions. In Boolean algebra, the joinable true minterms can form the cube, and if some cubes form a cube-chain with adjacent cubes by the insertion of false cubes(or, false minterms), then the created cube-chain can become a large cube which includes previous cubes. As a result of the cube grouping, the number of minterms can be reduced artificially. Since ESOLP-type MVL functions take the MIN/XOR structure, a XOR circuit and a four-valued MIN/XOR dynamic-CMOS PLA circuit is designed for the realization of the minimized functions, and PSPICE simulation results have been also presented for the validation of the proposed algorithm.

• 전기전자학회논문지
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• 제1권1호
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• pp.111-119
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• 1997

본 논문에서는 최근의 디지탈논리시스템의 함수구성시에 도입되고 있는 그래프이론에 바탕을 둔 결정도로부터 새로운 형태의 데이터구조 형태인 에지값 결정도를 추출하는 알고리즘의 한가지 방법을 제안하였다. 그리고 이를 기초로 임의의 m치 n변수의 축약된 함수구성을 도출하는 방법에 대해 논의하였다. 제안한 다치논리함수구성방법은 도식적이며 규칙적이고 정규성을 내포하고 있다.

• 전자공학회논문지C
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• 제35C권3호
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• pp.69-78
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• 1998

This paper presented a method of extracting algorithm for Edge Multiple-Valued Decision Diagrams(EMVDD), a new data structure, from Binary Decision Diagram(BDD) which is resently using in constructing the digital logic systems based on the graph theory. We discussed the function minimization method of the n-variables multiple-valued functions and showed that the algorithm had the regularity with module by which the same blocks were made concerning about the schematic property of the proposed algorithm. We showed the EMVDD of Full Adder by module construction and verified the proposed algorithm by examples. The proposed method has the visible, schematical and regular properties.

• 대한전자공학회논문지
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• 제23권3호
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• pp.295-308
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• 1986

This paper presents a method of constructing multiple-valued logic functions based on Galois field. The proposed algorithm assigns all elements in GF(2**m) to bit codes that are easily converted binary. We have constructed an adder and a multiplier using a multiplexer after bit code operation (addition, multiplication) that is performed among elements on GF(2**m) obtained from the algorithm. In constructing a generalized multiple-valued logic functions, states are first minimized with a state-transition diagram, and then the circuits using PLA widely used in VLSI design for single and multiple input-output are realized.

• 융합신호처리학회논문지
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• 제6권3호
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• pp.134-142
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• 2005

전류모드 CMOS 회로기반 다치 논리 회로가 최근에 구현되고 있다. 본 논문에서는 4-치 Unary 다치 논리 함수를 전류모드 CMOS 논리 회로를 사용하여 합성하였다. 전류모드 CMOS(CMCL)회로의 덧셈은 각 전류 값들이 회로비용 없이 수행될 수 있고 또한 부의 논리 값은 전류흐름을 반대로 함으로써 쉽게 구현이 가능 하다. 이러한 CMCL 회로 설계과정은 논리적으로 조합된 기본 소자들을 사용하였다. 제안된 알고리듬을 적용한 결과 트랜지스터의 숫자를 고려하는 기존의 기법보다 더욱 적은 비용으로 구현할 수 있었다. 또한 비용-테이블 기법의 대안으로써 Unary 함수에 대해서 범용 UUPC(Universal Unary Programmable Circuit) 소자를 제안하였다.

• 대한전자공학회논문지
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• 제17권2호
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• pp.29-36
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• 1980

논문에서는 Calofs체를 이용한 다치론이함수의 구성방법을 제시하였다. 먼저 단일변수다치논리함수의 구성총론을 전개하고 그 결과를 다변수다치논리함수구성에 확장하였다. 본 논문을 전개하는데 있어서 가장 근원이 되는 수학적 근거는 (1) GF(N)의 모든 원소의 합은 영이다. (2) GF(N)의 e0을 제외한 모든 원소의 적은 N이 만수일때는 e1이고, N이 기수일 때는 et( )이다. 라는 두 성질이다. 이 성질을 바탕으로 하여 비교적 간단하고 새로운 구성이론을 유도하고, 또 전개시의 각 계수를 함수적인 승법을 거치지 않고 직접 결정하는 과정을 제시하였다. 또 예제를 들어 구성이론을 뒷받침하였다.