• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제53권10호
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• pp.539-545
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• 2004

In this paper, we consider the problem of capacitance matrix calculation for strip-line and other interconnects crossings. The problem is formulated in the spectral domain using the method of moments. Sinc-functions are employed as basis functions. Conventionally, such a formulation leads to a large, non-sparse system of linear equations in which the calculation of each of the coefficient requires the evaluation of a Fourier-Bessel integral. Such calculations are computationally very intensive. In the method proposed here, we provide simplified expressions for the coefficients in the moment method matrix. Using these simplified expressions, the coefficients can be calculated very efficiently. This leads to a fast evaluation of the capacitance matrix of the structure. Computer simulations are provided illustrating the validity of the method proposed.

• 마이크로전자및패키징학회지
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• 제21권2호
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• pp.23-29
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• 2014

Less power consumption, lower cost, smaller size and more functionality are the increasing demands for consumer electronic devices. The three dimensional(3-D) TSV packaging technology is the potential solution to meet this requirement because it can supply short vertical interconnects and high input/output(I/O) counts. Cu(Copper) has usually been chosen to fill the TSV because of its high conductivity, low cost and good compatibility with the multilayer interconnects process. However, the CTE mismatch and Cu ion drift under thermal stress can raise reliability issues. This study discribe the thermal stress reliability trend for successful implementation of 3-D packaging.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 International Symposium
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• pp.93-100
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• 2003

The continuing scaling trend in microelectronic circuit technology has a significant impact on the different IC interconnection and packaging technologies. These latter technologies have not kept pace with the IC scaling trends, resulting in a so-called“interconnect technology gap”. Multilayer thin film technology is proposed as a“bridge”- technology between the very high density IC technology and the coarse standard PCB technology. It is also a key enabling technology for the realisation of true“System-in-a-Package”(SIP) solutions, combining multiple“System-on-a-Chip”(SOC) IC's with other components and also integrating passive components in its layers. A further step is to use this technology to realise new functionalities on top of active wafers. These additional“above-IC”processed layers may e.g. be used for low loss, high speed on chip interconnects, clock distribution circuits, efficient power/ground distribution and to realize high Q inductors on chip.

• 한국전자통신학회논문지
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• 제8권1호
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• pp.99-104
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• 2013

소형화된 고기능성 휴대용 전자기기의 수요 급증에 따라 기존에 사용되던 수평구조의 2차원 회로의 크기를 줄이는 것은, 전기 배선의 신호지연 증가로 한계에 도달했다. 이러한 문제를 해결하기 위해 회로들을 수직으로 적층한 뒤, 수평구조의 긴 신호배선을 짧은 수직 배선으로 만들어 신호지연을 최소화하는 3차원 집적 회로 적층기술이 새롭게 제안되었다. 본 연구에서는 차세대 반도체 소자의 회로 집적도를 비약적으로 증가시킬 수 있고, 현재 문제점으로 대두 되고 있는 선로의 증가, 소비전력, 소자의 소형화, 다기능 회로 문제를 동시에 해결 할 수 있는 3차원 구조를 갖는 회로소자에 대한 특성을 연구하였다.

• 마이크로전자및패키징학회지
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• 제28권1호
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• pp.39-46
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• 2021

Cu 배선(interconnect) 적용을 위한 다층박막의 적층 구조에 따른 최적 계면접착에너지(interfacial adhesion energy, Gc) 평가방법을 도출하기 위해, Ta, Cu 및 tetraethyl orthosilicate(TEOS-SiO2) 박막 계면의 정량적 계면접착에너지를 double cantilever beam(DCB) 및 4-점 굽힘(4-point bending, 4-PB) 시험법을 통해 비교 평가하였다. 평가결과, Ta확산방지층이 적용된 시편(Cu/Ta, Cu/Ta/TEOS-SiO2)에서는 두 가지 평가방법 모두 반도체 전/후 공정에서 박리가 발생하지 않는 산업체 통용 기준인 5 J/㎡ 보다 높게 측정되었다. Ta/Cu 시편의 경우 DCB 시험에서만 5 J/㎡ 보다 낮게 측정되었다. 또한, DCB시험 보다 4-PB시험으로 측정된 Gc가 더 높았다. 이는 계면파괴역학 이론에 따라 이종재료의 계면균열 선단에서 위상각의 증가로 인한 계면 거칠기 및 소성변형에 의한 에너지 손실이 증가 하는것에 기인한다. 4-PB시험결과, Ta/Cu 및 Cu/Ta계면은 5 J/㎡ 이상의 높은 계면접착에너지를 보이므로, 계면접착에너지 관점에서는 Ta는 Cu배선의 확산방지층(diffusion barrier layer) 및 피복층(capping layer)으로 적용 가능할 것으로 생각된다. 또한, 배선 집적공정 및 소자의 사용환경에서 열팽창 계수 차이에 의한 열응력 및 화학적-기계적 연마 (chemical mechanical polishing)에 의한 박리는 전단응력이 포함된 혼합모드의 영향이 크므로 4-PB 시험으로 측정된 Gc와 연관성이 더 클 것으로 판단된다.