• Progress in Superconductivity
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• 제7권2호
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• pp.109-113
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• 2006

The Arithmetic Logic Unit (ALU) is a core element of a computer processor that performs arithmetic and logic operations on the operands in computer instruction words. We have developed and tested an RSFQ multi-bit ALU constructed with half adder unit cells. To reduce the complexity of the ALU, We used half adder unit cells. The unit cells were constructed of one half adder and three de switches. The timing problem in the complex circuits has been a very important issue. We have calculated the delay time of all components in the circuit by using Josephson circuit simulation tools of XIC, $WRspice^{TM}$, and Julia. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The designed ALU had limited operation functions of OR, AND, XOR, and ADD. It had a pipeline structure. The fabricated 1-bit, 2-bit, and 4-bit ALU circuits were tested at a few kilo-hertz clock frequency as well as a few tens giga-hertz clock frequency, respectively. For high-speed tests, we used an eye-diagram technique. Our 4-bit ALU operated correctly at up to 5 GHz clock frequency.

• 한국통신학회논문지
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• 제27권10C호
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• pp.963-972
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• 2002

DMT 기반의 VDSL 모뎀, OFDM 방식의 DVB 모뎀 등 다중 반송파 변조 시스템에서 핵심 블록으로 사용되는 8192점 FFT/IFFT 프로세서를 설계하였다. 새로운 2단계 수렴 블록 부동점 (two-step convergent block floating-point; TS_CBFP) 스케일링 방법을 제안하여 설계에 적용하였으며, 이를 통해 FFT/IFFT 출력의 신호 대 양자화 잡음 비 (signal-to-quantization-noise ratio; SQNR)가 크게 향상되도록 하였다. 제안된 TS_CBFP 스케일링 방법은 별도의 버퍼 메모리를 사용하지 않아 기존의 방법에 비해 메모리를 약 80% 정도 감소시키며, 따라서 칩 면적과 전력소모를 크게 줄일 수 있다. 입력 10-비트, 내부 데이터와 회전인자 14-비트, 그리고 출력 16-비트로 설계된 8192점 FFT/IFFT 코어는 약 60-㏈의 SQNR 성능을 갖는다. 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과. 약 76,300 게이트와 390K 비트의 RAM, 그리고 39K 비트의 ROM으로 구현되었다. 시뮬레이션 결과, 50-MHzⓐ2.5-V로 안전하게 동작할 것으로 평가되었으며, 8192점 FFT/IFFT 연산에 약 164-$\mu\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어는 Xilinx FPGA에 구현하여 정상 동작함을 확인하였다.

• 한국정보통신학회논문지
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• 제25권7호
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• pp.977-985
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• 2021

자율주행 차량이 주목받게 되면서 LiDAR 센서가 대두되었다. LiDAR 센서는 LASER를 이용하여 범위 내에서 특정 지점까지 측정된 거리 값을 3차원 정보로 제공한다. 3차원 거리 값인 만큼 방대한 데이터를 전송하게 되고, 차량의 메인 프로세서 등에서 다른 데이터와 같이 이를 실시간으로 처리하기에는 무리가 있다. 이러한 이슈를 해결하기 위해 통합처리 시스템을 개발하고자 한다. 시스템은 센서로부터 데이터를 받아 처리하는 client와 각 client로부터 데이터를 취합하여 이를 외부로 전송하는 server 프로세스로 구성된다. 각 프로세스의 데이터 수신 및 처리 방법, 프로세스 구동 방법을 변화시켜가며 시스템의 실시간성 확보를 위한 테스트를 진행하였다. 실험 결과, 4대의 LiDAR 센서로 데이터를 수신 받도록 하였으며, background 나 multi-core processing을 적용하여 프로세스를 동작시켰을 때, 각 client는 약 13.2 ms, server는 약 12.6 ms의 응답시간을 확인할 수 있었다.

• 한국정보과학회논문지:정보통신
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• 제36권2호
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• pp.118-129
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• 2009

433Mhz에서 단일 채널을 사용하는 ISO 18000-7 능동형 RFID 표준은 낮은 전송 속도, 단일채널에 따른 간섭 문제 등으로 최근의 응용 요구를 충족시키는데 어려움이 있다. 2.4Ghz 대역에서 다수 채널을 사용하는 새로운 능동형 RFID 시스템을 제안한다. 이 시스템은 하나의 리더에 여러 개의 인터페이스를 장착하여 성능을 개선하는 방안이 특징이다. 그런데 다수의 인터페이스를 장착하여도 대부분의 태그들이 특정 인터페이스로 몰린다면 기대하는 성능 개선이 어렵다. 이를 극복하기 위해 인터페이스간 부하 배를 고려한 능동형 RFID 프로토콜이 필요하다. 우리는 단순결합, LP-조합, AP-균형이라는 세 가지 프로토콜을 제안하고 비교, 분석하였다. 태그의 수, 인터페이스 수, 태그의 부가 정보의 양 등을 변화시키면서 수행한 다양한 성능 평가 결과 AP-균형이 가장 우수한 성능을 보였다. AP-균형은 인터페이스 수에 거의 선형적으로 비례하여 성능이 증가하며 기대를 충족하였다.

• 정보과학회 논문지
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• 제44권2호
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• pp.124-131
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• 2017

고성능 컴퓨팅 환경을 위해서 최근 등장한 차세대 매니코어 프로세서는 전통적인 구조의 메모리와 함께 고대역 온-패키지 메모리를 장착하고 있다. Intel Xeon Phi Knights Landing(KNL) 프로세서의 온-패키지 메모리인 Multi-Channel DRAM(MCDRAM)은 기존의 DDR4 메모리보다 이론적으로 네 배 높은 대역폭을 제공한다. 본 논문에서는 MCDRAM을 이용하여 MPI 노드 내 통신 성능을 향상시키기 위한 방안을 제안한다. 실험 결과, 제안된 기법을 사용할 경우 DDR4를 사용하는 경우와 비교해서 MPI 노드 내 통신 성능을 최대 272% 향상시킬 수 있음을 보인다. 또한 MCDRAM 활용 방법에 따른 성능 영향뿐만 아니라 프로세스의 코어 친화도에 따른 성능 영향을 보인다.

• 한국콘텐츠학회논문지
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• 제6권11호
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• pp.225-234
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• 2006

본 논문에서는 콘텐츠 보호의 암호화를 위해 ECC, MD-5, AES를 통합한 보안 프로세서를 SIP (Semiconductor Intellectual Property)로 설계하였다. 각각의 SIP는 VHDL RTL로 모델링하였으며, 논리합성, 시뮬레이션, FPGA 검증을 통해 재사용이 가능하도록 구현하였다. 또한 ARM9과 SIP들이 서로 통신이 가능하도록 AMBA AHB의 스펙에 따라 버스동작모델을 설계, 검증하였다. 플렛폼기반의 통합 보안 SIP는 ECC, AES, MD-5가 내부 코어를 이루고 있으며 각각의 SIP들은 ARM9과 100만 게이트 FPGA가 내장된 디바이스를 사용하여 검증하였으며 최종적으로 매그나칩 $0.25{\mu}m(4.7mm{\times}4.7mm$) CMOS 공정을 사용하여 MPW(Multi-Project Wafer) 칩으로 제작하였다.

• 전자통신동향분석
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• 제28권2호
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• pp.1-10
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• 2013

1980년대와 1990년대가 서버와 데스크톱 중심 컴퓨팅의 시대였다고 한다면 2000년대 들어 모바일 분야를 포함하는 임베디드 프로세서 시장이 급격히 확장되며 임베디드 중심 시대로 산업구조가 재편되고 있다. 그리고, 2010년대에는 임베디드 프로세서 시장이 더욱 확대되고 기술도 더불어 발전되고 있는데, 최근 기술을 주도하고 있는 뜨거운 용어 중의 하나가 이기종 멀티코어 컴퓨팅이라 할 수 있다. 시장이 요구하는 고성능 컴퓨팅을 수용하고 임베디드 기기의 특성상 저전력을 실현해야 하는 현실적 문제를 해결하기 위한 이기종 멀티코어 하드웨어가 임베디드 기기에도 적용을 앞다투고 있는 상황이며, 적절한 응용 콘텐츠에 맞춰 이기종 멀티코어 하드웨어를 활용하기 위한 소프트웨어에 대한 관심과 발전도 발 맞춰 진행되고 있다. 이에 본고에서는 임베디드 기기 분야에 한정하여 이기종 멀티코어 하드웨어와 소프트웨어의 기술 동향을 살펴보고자 한다.

• 한국콘텐츠학회논문지
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• 제13권6호
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• pp.48-54
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• 2013

최근 영화나 CF등에 사용되는 컴퓨터 그래픽스(Computer Graphics, 이하 CG)분야의 유체 시뮬레이션에서는 CPU와 GPU를 혼합하여 사용하는 기술들이 소개되고 있다. 본 논문에서는 유체 시뮬레이션 수행을 위한 투영 단계에서 멀티쓰레드를 이용하여 기존의 CPU와 GPU 간의 작업을 순차적으로 수행하던 방식을 개선하여 CPU와 GPU 간의 작업을 병렬처리 방법을 제시하였다. 제시된 방법을 통해 많은 계산량을 필요로 하는 유체시뮬레이션의 효율성을 높일 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.875-876
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• 2006

In this paper, we propose a multimodal biometric embedded system. It is designed to support face, iris, fingerprint and vascular pattern recognition. We use a S3C2440A based on ARM926T core processor that is made in Samsung. The system has support various external device interfaces for multi biometric sensors, and RFID/Smart Card reader/writer. Additionally, it has a 6" LCD panel and numeric keypad for easy GUI. The embedded system offers useful environments to develop better biometric algorithms for stand alone biometric system and accelerator hardware modules for real time operation.

• 한국컴퓨터정보학회논문지
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• 제18권11호
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• pp.1-12
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• 2013

멀티코어 프로세서에서 라스트 레벨 캐쉬는 코어와 메모리의 속도 차이를 줄여주는 역할을 하는 중요한 하드웨어 자원이다. 때문에 라스트 레벨 캐쉬의 효율적인 관리는 프로세서의 성능에 큰 영향을 미친다. 라스트 레벨 캐쉬를 구성하는 공유/비공유 캐쉬는 코어들이 공유하는 데이터와 각 코어의 독립된 데이터를 각각 적재한다. 최근 많은 연구를 통해 라스트 레벨 캐쉬 관리기법이 연구되었지만 주로 공유 캐쉬에 대한 연구만 이뤄지고 있으며 라스트 레벨 캐쉬의 비공유 캐쉬에 대한 연구는 아직 미약하다. 라스트 레벨 캐쉬의 비공유 캐쉬는 각 코어에 동일한 영역이 할당되기 때문에 코어별 작업량이 다를 경우 캐쉬 관리가 효과적이지 않다. 본 논문에서는 라스트 레벨 캐쉬 중 비공유 캐쉬의 효율적인 관리를 위해 코어 인지 캐쉬 교체 기법을 제안한다. 제안된 코어 인지 캐쉬 교체 기법은 비공유 캐쉬를 동적으로 재구성함으로써, 라스트 레벨 캐쉬의 적중률을 향상시킨다. 또한, 우리는 캐쉬 교체 기법의 성능 향상을 위해 2비트 포화 카운터를 적용하였다. 실험 결과 기존의 교체 기법과 비교하여 9.23%의 적중률 향상과 12.85%의 라스트 레벨 캐쉬 접근 시간 감소의 효과가 있었다.