최근 초고속 인터넷, HDTV, 3차원 입체 고 선명 TV, 그리고 ATM backbone 망 등과 같은 광대역 통신의 요구가 빠른 속도로 증가하고 있다. 따라서 무선망을 통한 광대역 데이터를 전송하기 위해 Ka 대역 주파수의 사용이 요구된다. 그런데 Ka 대역 주파수를 사용하면 강우에 의한 페이딩이나 대기손실에 의해 수신 데이터의 성능이 심각하게 영향을 받는다. 따라서 채널환경에 의한 성능 감소를 극복하기 위해 적응형 모뎀이 요구된다. 본 논문에서는 채널환경을 극복하는 155Mbps급 적응형 모뎀의 구조를 제시하고 설계한다. Ka 대역의 무선통신 채널에 대한 강우감쇠를 보상하기 위해 다양한 부호 율을 갖는 적응형 부호화 기법 및 TC-8PSK, QPSK, BPSK와 같은 다중 변조기법을 채택한다. 또한 본 논문에서는 다중 복조기에서 변조방식의 정보 없이 복조하기 위한 블라인드 복조방법을 제안하고, 빠른 위상모호성 해결 방법을 제안하며, SPW모델에 의해 적응형 모뎀의 설계와 시뮬레이션 결과를 제시한다. 본 155Mbps급 적응형 Modem은 $0.25\mu{m}$ CMOS 표준 셀 기술과 95만 게이트로 설계하고 구현하였다.
최근 디지털 기기의 다기능화, 휴대화 및 서비스 정보의 대용량화 등으로 인하여 고집적, 저전력, 고성능 SoC(System on Chip) 설계에 대한 요구가 점차 증가하고 있다. 시스템이 빠르게 발전함에 따라 요구되는 하드웨어 성능이 다양해지고 있으며 빠른 설계 확인을 위하여 FPGA(Field Programmabel Gate Array)를 채택하는 시스템이 증가되고 있는 추세이며 FPGA를 채택한 시스템에서는 FPGA와 제어하는 CPU인 ARM코어를 사용한 SoC 시스템이 늘어났다. 이러한 시스템에서 사용되는 AXI(Advanced eXtensible Interface) Bus는 여러 방법으로 이용되지만, 기존의 연구에서는 AXI Slave 구조로 설계가 되어 있다. Slave 구조에서는 CPU가 계속 데이터 전송에 관여하게 되어 자원을 다른 곳에 사용하지 못하는 문제와 AXI Bus가 사용되지 않는 시간이 길어서 전송효율이 떨어지는 문제가 있다. 본 논문에서는 이와 같은 문제를 해결하고자 AXI Master구조를 제안하고, Slave구조와 Master구조의 소모클럭과 합성결과를 비교한 결과, Master구조가 Slave구조에 비해 소모클럭은 51.99% 감소한 것을 확인하였으며, Slice는 31% 정도 감소하였다. 또한, 최대 동작주파수는 107.84MHz로써 약 140% 증가 되는 것을 확인하였다.
이 논문은 실시간 제약 조건을 갖는 다중태스크 응용을 여러 개의 코어를 갖는 SoC 위에서 동작시키고자 할 때, 시스템의 비용은 최소로 하면서 성능을 높일 수 있도록 프로세서 및 하드웨어 IP를 선정하고, 태스크를 매핑 하는 기법을 제안한다. 이와 같은 기법은 하드웨어-소프트웨어 통합합성 기법이라고 한다. 이전 연구에서 우리는 복잡한 통합합성 문제를 세 가지 하부 문제(프로세서 컴포넌트 선택문제, 태스크 매핑문제, 그리고 스케줄-가능성 검사문제)로 세분화 하고, 각 문제를 독립적으로 해결하는 기법을 제안하였다[1]. 하지만 많은 장점에도 불구하고 이전 연구에서는 한 태스크가 스케줄 될 때, 자신의 스케줄-길이를 최소로 줄이기 위해 시스템 전체 자원을 모두 점유하는 것을 가정하는 제약점이 있었다. 그러나 일반적으로 보다 향상된 성능을 얻기 위해서는, 서로 관련이 없는 태스크들은 서로 다른 프로세서에서 동시에 실행될 수 있어야 한다. 이 논문에서는 다중프로세서 환경에서 다양한 운영정책을 가지는 일반적인 시스템을 위하여 태스크 매핑회피 기법과 태스크 매핑전용 기법이라는 두 가지 매핑기법을 제시한다. 멀티미디어 실시간 응용 프로그램인 다채널 디지털 비디오 레코더(Digital Video Recorder)와 관련 논문에서 제공된 임의 생성 다중태스크 예제에 대해서 큰 성능 향상을 얻을 수 있었다.
OFDM 방식의 DVB-T 수신기에서 다수 반송파의 변ㆍ복조를 수행하는 8192점/2048점 FFT/IFFT 프로세서 (CFFT8k2k)를 설계하였다. 8192점 FFT와 같이 변환 크기가 큰 경우에는 매우 큰 용량의 메모리가 필요하므로, 메모리 효율적인 설계가 중요하다. 본 논문에서는 R4SDC (Radix-4 Single-path Delay Commutator)와 R4SDF (Radix-4 Single-path Delay Feedback)를 혼합한 Hybrid 구조를 적용함으로써 R4SDC 단일 구조에 비해 약 20%의 메모리를 줄였으며, 2단계 수렴 블록 부동점 스케일링 기법을 적용함으로써 기존의 CBFP 방식에비해 약 24%의 메모리를 감소시켰다. 이와 같은 메모리 효율적인 설계를 통해, 기존 방식의 약 57%의 메모리만으로 구현되었으며, 칩 면적과 전력소모가 크게 감소되었다. CFFT8k2k 코어는 Verilog-HDL로 설계되었으며, 102,000여 개의 게이트, 292k 비트의 RAM, 그리고 39k 비트의 ROM으로 구현되었다. $0.25-{\um}m$ CMOS라이브러리로 합성된 게이트 레벨 netlst와 SDF를 이용한 타이밍 시뮬레이션 결과, 2.5-V 전원전압에서 50-MHz로 안전하게 동작함을 확인하였으며, 8192점 FFT/IFFT 연산에 164-${\mu}\textrm{s}$가 소요되어 DVB-T 사양을 만족하는 것으로 평가되었다. 설계된 CFFT8k2k 코어는 FPGA로 구현하여 정상 동작함을 확인하였으며, 8192점 FFT의 평균 SQNR은 약 60-㏈로 분석되었다.
본 논문에서는 다기능 복합 카드용 극초단파(UHF) 대역 소형 태그 안테나를 제안하였다. 현재 일반적으로 HF 대역 태그와 UHF 대역 태그가 장착된 듀얼 카드가 사용되고 있다. 본 논문에서는 기존 듀얼 카드에 지문인식 시스템이 탑재됨으로써 발생하는 공간상 제약 및 주변 도체로 인한 RFID 태그 인식거리 성능 저하를 최소화한 다기능 복합 카드용 극초단파 대역 RFID 소형 태그 안테나를 제안하였다. 제안된 극초단파 대역 RFID 소형 태그 안테나는 HF 태그 및 지문인식 시스템이 탑재된 제한된 공간에 적용 가능한 다기능 복합 카드용이며 테이퍼트, 미앤더 라인 및 루프 구조를 변형시킴으로써 소형화 및 태그 칩 매칭을 가능하게 하였다. 제안된 소형 태그 안테나는 카드 재질 특성 및 주변 회로를 감안하여 설계하였으며 작은 크기($50{\times}15\;mm^2$)로 PET필름에 제작 되었다. RFID 소형 태그 측정 방법은 무반사실에서 EPCglobal Static Test 장비를 이용하여 측정하였으며 기존 사용 중인 듀얼 카드와 차량 내부 및 지갑을 이용해서 다양한 비교 측정을 하였다. 측정 결과 EPCglobal Static Test 결과 인식거리는 3.8 m, 필드테스트 결과 차량 내부에서 최대 인식거리 7.6 m로 양호한 결과를 확인하였으며 제안된 태그 안테나는 지자체에서 주차통제보안시스템에 사용될 예정이다.
본 논문에서는 전자전용 재밍 송신기에 사용하기 위해서 개발된 광대역 평면형 능동위상배열 안테나 시스템의 설계 및 제작 그리고 측정 결과를 소개한다. 설계된 시스템은 $45^{\circ}$ slant 광대역 복사소자를 $8{\times}8$ 삼각 배열 구조로 배치하고, 광대역 GaN 반도체 고출력 증폭기와 GaAs 다기능집적회로(MFC)를 적용한 64개의 송신 채널을 구성하여 개발하였다. GaAs다기능집적회로는 광대역에서 빔 편이 현상을 피하기 위한 실시간 지연소자, 디지털 감쇠기 그리고 GaAs 구동증폭기를 포함하고 있어서 송신 빔 조향을 할 수 있으며, 시스템의 전자적 빔 조향 범위는 방위각/고각 방향으로 각각 ${\pm}45^{\circ}/{\pm}25^{\circ}$ 범위에서 가능하다. 개발된 시스템의 송신 빔 패턴 성능을 확인하기 위해 근접 전계 시험 시설을 이용하였다. 전자전용 송신 시스템 빔 패턴 측정 결과, 시스템의 유효방사출력은 목표성능(P) 대비 최대 9.8 dB 이상을 만족하였고, 방위각/고각 방향으로 각각 ${\pm}45^{\circ}/{\pm}25^{\circ}$ 빔 조향 결과 요구성능에 만족함을 확인하였다.
Attila, Zsolnai;Istvan, Egerszegi;Laszlo, Rozsa;David, Mezoszentgyorgyi;Istvan, Anton
Animal Bioscience
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제36권1호
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pp.10-18
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2023
Objective: In this study, we aimed to position the Hungarian Merino among other Merinoderived sheep breeds, explore the characteristics of our sampled animals' genetic similarity network within the breed, and highlight single nucleotide polymorphisms (SNPs) associated with daily weight-gain. Methods: Hungarian Merino (n = 138) was genotyped on Ovine SNP50 Bead Chip (Illumina, San Diego, CA, USA) and positioned among 30 Merino and Merino-derived breeds (n = 555). Population characteristics were obtained via PLINK, SVS, Admixture, and Treemix software, within-breed network was analysed with python networkx 2.3 library. Daily weight gain of Hungarian Merino was standardised to 60 days and was collected from the database of the Association of Hungarian Sheep and Goat Breeders. For the identification of loci associated with daily weight gain, a multi-locus mixed-model was used. Results: Supporting the breed's written history, the closest breeds to Hungarian Merino were Estremadura and Rambouillet (pairwise FST values are 0.035 and 0.036, respectively). Among Hungarian Merino, a highly centralised connectedness has been revealed by network analysis of pairwise values of identity-by-state, where the animal in the central node had a betweenness centrality value equal to 0.936. Probing of daily weight gain against the SNP data of Hungarian Merinos revealed five associated loci. Two of them, OAR8_17854216.1 and s42441.1 on chromosome 8 and 9 (-log10P>22, false discovery rate<5.5e-20) and one locus on chromosome 20, s28948.1 (-log10P = 13.46, false discovery rate = 4.1e-11), were close to the markers reported in other breeds concerning daily weight gain, six-month weight, and post-weaning gain. Conclusion: The position of Hungarian Merino among other Merino breeds has been determined. We have described the similarity network of the individuals to be applied in breeding practices and highlighted several markers useful for elevating the daily weight gain of Hungarian Merino.
무연솔더에 Fe 입자를 첨가하여 Cu3Sn 금속간화합물 성장을 억제하고 취성파괴를 방지하는 연구는 보고된 바 있으나 이러한 복합솔더를 TLP(transient liquid phase) 본딩에 적용한 경우는 아직 없다. 본 연구에서는 Sn계 무연솔더 내부에 Fe 입자의 함량을 적절히 조절하여 Sn-3.5Ag-15.0Fe 복합솔더를 제작하고 TLP 본딩에 적용하여 접합부 전체를 Sn-Fe 금속간화합물로 변화시킴으로써 고온 솔더로서의 적용 가능성을 탐색하였다. 접합공정 중에 형성되는 FeSn2 금속간화합물은 513℃의 고융점을 가지므로 사용 중 온도가 280℃까지 상승하는 전력반도체용 파워모듈에 안정적으로 적용이 가능하다. 칩과 기판에 ENIG(electroless nickel-immersion gold) 표면처리를 적용한 결과 접합부에 Ni3Sn4/FeSn2/Ni3Sn4의 다층 금속간화합물 구조를 형성하였으며 전단시험시 파괴경로는 Ni3Sn4/FeSn2 계면에서 균열이 진전하다가 FeSn2 내부로 전파되는 양상을 보였다. TLP 접합공정 2시간 이후에는 30 MPa 이상의 전단강도를 얻었고 특히 200℃ 전단시험에서도 강도 저하가 전혀 없었다. 본 연구결과는 최근 활발히 연구되고 있는 전기자동차용 파워모듈에 적용할 수 있는 소재 및 공정으로 기대할 수 있다.
본 연구는 스마트카드 가상화(ViSCa: Virtualization of Smart Cards) 플랫폼 기반의 모바일 결제 서비스를 제안하고 타 사례와 비교분석을 한다. 스마트카드 가상화 플랫폼 기반의 모바일 결제 서비스는 단말 가상화 기술을 이용하여 스마트카드 하드웨어를 가상화하고, 모바일 클라우드 기술을 통해 가상화된 스마트카드에 대한 통합 관리를 목표로 하는 Smart Cards as a Service (이하 SCaaS)이다. 스마트카드 가상화 플랫폼 기반 모바일 결제 서비스는 스마트카드를 가상화하여 클라우드에 저장한 후, 애플리케이션(이하 앱)을 통해 사용자 인증을 거쳐 모바일 클라우드에 저장된 스마트카드 중 한 가지를 선택하여 결제한다. 연구 범위 설정 및 사례 선정을 위해 선행연구에서 진행한 모바일 결제 서비스 분류 방식을 토대로 제안하는 서비스와 관련 있는 특징별, 서비스 유형별 그룹을 도출하였다. 공통적으로 기존 결제수단(신용카드) 정보를 모바일 기기에 저장하여 오프라인 매장에서 결제하는 특징을 지닌 것으로 나타났다. 도출된 그룹은 금융거래정보의 저장 위치에 따라 앱과 연결된 서버에 저장하는 '앱 방식'과 모바일 기기 내부의 보안요소(Secure Element, SE)에 금융거래정보가 담긴 IC(Integrated Circuit, 집적회로) 칩을 탑재하는 '모바일 카드 방식'으로, 2 가지 서비스 유형으로 나타낼 수 있다. 모바일 결제 서비스의 채택 요인 및 시장 환경 분석과 관련된 선행연구를 토대로 경제성, 범용성 보안성, 편리성, 응용성, 효율성, 총 6가지 비교분석을 위한 평가 요인을 도출하였으며, 스마트카드 가상화 플랫폼 기반 모바일 결제 서비스와 도출된 그룹에서 선정된 사례 5 가지를 비교 분석하였다.
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[게시일 2004년 10월 1일]
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