• 정보처리학회논문지B
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• 제8B권5호
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• pp.557-564
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• 2001

일반적으로 블록기반 움직임 추정에서 움직임 경계에 위치한 블록 내에서 서로 다른 움직임을 갖는 여러 움직임 영역이 공존한다. 이 때 블록 내의 움직임 보상오차는 각 움직임 영역에 따라 다르게 나타난다. 이는 기존의 평균절대오차와 같이 블록 전체에 대해 누적된 정합오차를 사용할 경우, 그릇된 움직임을 추정하고, 블록 전체의 움직임 보상에서 시각적으로 화질을 저하시키는 결과를 초래할 수 있다. 본 논문에서는 이러한 문제점을 해결하기 위해 시공간적으로 인접한 블록들의 움직임 정보를 이용하여 블록을 움직임에 따라 영역별로 나누고, 각 영역별 평균 움직임 보상오차를 구한 후, 영역간 보상오차의 최소편차를 고려하는 새로운 정합함수를 정의함으로써 최적의 움직임 벡터를 추정하기 위한 방법을 제안한다. 모의실험을 실시하여 기존의 평균절대오차를 사용한 전역 탐색법(full search : FS)과 윤곽기반 블룩 정합(edge oriented block matching algorithm)에 대한 추정결과를 서로 비교하여 제안한 방법의 우수성을 보였으며, 특히 움직임 보상결과 움직임 경계에서의 화질향상을 얻을 수 있었다.

• 방송공학회논문지
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• 제8권2호
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• pp.181-197
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• 2003

대역 분할 부호화(Sub-Band Coding: SBC)방식은 계층적 피라미드(hierarchical pyramid) 구조를 갖고 있어 움직임 예측 시 상위 계층에서는 전체적인 이동특성을 추정하고 하위 계층에서는 국부적인 세부 이동 특성을 추정할 수가 있어 실제 동영상 움직임 보상 성능이 매우 우수하다. 이와 같은 계층적 이동보상피라미드를 이용한 기존의 저대역(low-band) 이동보상 피라미드 방식에는 다음 두 가지 문제점들로 인해 매우 심각한 화질 저하가 발생한다. 첫째는 저대역 이동보상 피라미드의 각 계층에서 양자화기가 포함된 부호화기를 사용할 경우 하위 계층의 재생 영상일수록 상위 계층에서 누적된 양자화 오차(quantization error)들을 그대로 포함하기 때문에 연속된 영상에서의 정확한 이동 보상이 어렵게 된다. 둘째는 피라미드의 계층적 구조 모순으로 상위 계층예서 잘못된 움직임 추정(motion estimation)은 하위 계층으로 진행될수록 막대한 성능 저하의 원인이 된다. 본 논문에서는 우선 대역분할 부호화 방식을 이용한 대역별 계층적 이동보상에 대한 수학적 분석을 하였으며, 이를 바탕으로 제안되었던 통과 대역(pass-band) 이동보상 피라미드 방식이 누적된 양자화 오차 요인이 제거됨으로서 기존의 저대역 이동보상 피라미드에 비해 성능이 우수하다는 것을 이론적으로 분석하여 이를 증명하였다. 또한 계층적 이동보상 피라미드에서 매우 중요한 최고 계층의 초기 이동벡터 추정을 위하여 에지 패턴 분류를 이용한 이동벡터 추정 방식을 새로이 제안하였으며, 실험 결과 성능의 우수함이 입증되었다.

• 한국컴퓨터정보학회논문지
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• 제16권12호
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• pp.103-112
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• 2011

움직임 예측은 동영상 인코딩 과정에서 가장 많은 연산량을 차지하는 매우 중요한 처리과정이다. H.264/AVC에서는 움직임 예측을 할 때 정수 화소 단위 뿐만 아니라 부화소 단위까지 예측을 실시함으로써 영상의 압축률을 매우 높일 수 있다. 하지만 이로 인해 계산량이 더욱 증가되는 문제점이 있다. 일반적으로 움직임 예측시 각 블록들 간의 절대 변환 오차(SATD : Sum of Absolute Transform Difference)는 최소점을 기준으로 포물선 형태를 가지는 특성이 있다. 본 논문에서는 이러한 특성을 이용하여 움직임 예측 과정에서 필요한 탐색점을 줄이는 방법을 제안하였다. 제안한 방법은 연산 처리 시간을 감소시킴으로써 계산의 복잡도를 줄일 수 있었다. 제안한 기법을 적용한 결과, 기존의 고속 움직임 예측 알고리즘들과 비교하여 화질 저하는 적은데 비해, 인코딩시 움직임 예측 과정에 서 약 20%정도 처리속도를 감소시키는 결과를 얻었다.

• 한국통신학회논문지
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• 제27권1C호
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• pp.69-77
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• 2002

오늘날 통신 기술이 나날이 발전하고 있지만 디지털 영상신호가 방대한 데이터를 가지고 있기 때문에 데이터의 저장, 처리 및 전송을 위해서는 보다 많은 데이터 압축이 필요하게 되었다. 이에 따라 ITU-T에서는 디지털 영상신호의 압축 표준을 위해서 H.26x 등을 제정하였다. 일반적으로 영상처리에서는 픽쳐간 상관 관계를 이용하여, 픽쳐간의 움직임 예측을 통한 시간적 중복성을 제거하여 데이터를 크게 압축하는 것이 많이 사용되고 있다. 대부분의 비디오 코팅 시스템에서 움직임 예측/보상(Motion Estimation/Compensation)방법으로 블록 정합 알고리즘을 사용하는데 이는 특정한 비용 함수의 최소 값을 기반으로 사용되고 있다. 그러나 이 방법은 많은 수의 계산을 필요로 하여 탐색 시간이 오래 걸리는 단점이 있다. 따라서 H.26x에서와 같은 실시간 저비트율 부호화를 위해서는 전역 탐색법 보다는 효율적인 고속 탐색 알고리즘이 효과적이다. 본 논문에서는 움직임 예측에 소요되는 탐색 시간을 줄이기 위해서 고속 탐색 알고리즘 중에서 Nearest-Neighbors 탐색 알고리즘을 이용하여 움직임 예측기를 FPGA로 설계하였으며, VHDL로 코딩(Coding)하고, Xilinx Foundation을 이용하여 설계 및 검증하였다.

• 방송공학회논문지
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• 제9권4호
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• pp.434-445
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• 2004

대부분의 비디오 부호화기에서 움직임 예측은 부호화된 영상의 화질을 결정하는 중요한 기술이다. 그러나 일반적으로 많이 사용되는 전역 탐색 방법은 많은 연산량이 필요하다는 단점이 있다. 이를 개선하기 위한 기존의 고속 움직임 예측 방법들은 연산량을 줄이기 위한 복잡한 프로그램 구조를 가지고 있어서 DSP와 같은 전용 프로세서에 구현하기가 부적합하다. 본 논문에서는 미디어 프로세서에 적합한 효율적인 움직임 탐색 방법을 제안한다. 주위 블록 간의 공간적 상관도를 이용해 예측 움직임 벡터를 구할 수 있으며, 또한 탐색 영역을 축소시킴으로써 전체 연산량을 줄일 수 있다. 제안된 방법의 효율을 확인하기 위하여 MPEG-4 SP@L3(Simple Profile at Level 3) 부호화기를 TM1300에서 구현하였다. 제안한 방법은 TM1300 프로세서 상에서 전역 탐색 방법에 근접한 화질을 유지하며 기존 고속 움직임 예측 방법보다 향상된 성능을 보였다.

• 한국콘텐츠학회논문지
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• 제18권12호
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• pp.35-45
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• 2018

움직임 추정은 동영상 내에 존재하는 중복된 데이터를 제거하기 때문에 영상 압축에서 중요한 역할을 하지만 많은 계산량을 요구하므로 계산량을 줄이기 위한 많은 고속 움직임 추정 기법이 제안되어 왔다. 다시점 비디오는 하나의 3차원 영상을 여러 시점에서 다수의 카메라로 촬영한 영상으로 다시점 비디오의 계산량은 카메라 수에 비례하여 증가한다. 따라서 다시점 비디오를 효율적으로 부호화하기 위한 움직임 추정 기법이 필요하다. 본 논문에서는 블록의 시공간적 상관성과 블록의 움직임 특성에 따라 적응적으로 탐색 패턴을 선택하여 움직임 벡터를 추정하는 움직임 추정 기법을 제안한다. 실험 결과, 제안한 움직임 추정 기법의 성능을 JMVC(Joint Multi-view Video Coding)의 TZ탐색과 전역탐색 기법의 성능과 비교한 경우, 영상 화질과 발생된 비트량을 비슷하지만 움직임 추정에 필요한 계산량은 각각 약 70~75%, 99%를 줄인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.601-604
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• 1999

We propose a new hierarchical motion estimator architecture that supports the advanced prediction mode of recent low bit-rate video coders such as H.263 and MPEG-4. In the proposed VLSI architecture, a basic searching unit (BSU) is commonly utilized for all hierarchical levels to make a systematic and small sized motion estimator. Since the memory bank of the proposed architecture provides scheduled data flow for calculating 8$\times$8 block-based sum of absolute difference (SAD), both a macroblock-based motion vector (MV) and four block-based MVs are simultaneously obtained for each macroblock in the advanced prediction mode. The proposed motion estimator gives similar coding performance compared with full search block matching algorithm (FSBMA) while achieving small size and satisfying the advanced prediction mode.

• 한국정보과학회논문지:소프트웨어및응용
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• 제35권1호
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• pp.1-11
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• 2008

본 논문은 비디오의 효율적인 내용기반 검색을 지원하기 위해 움직임벡터의 특징을 검출하였다. 이를 위해 비디오의 현재 프레임을 일정한 크기의 블록으로 나누고 시간 축상 기준이 되는 프레임에서 각 블록의 움직임을 추정하는 블록정합 알고리즘을 이용하였다. 하지만 블록 정합법의 경우 여러 가지제약 조건과 함께 블록 정합법에 의해 얻어지는 벡터가 실제 움직임과 상이한 경우도 발생한다. 이러한 문제점을 해결하기 위해서 전역탐색방식을 응용했으나 이 방법은 계산량이 많다는 단점이 있다. 그 대안으로 본 논문에서는 움직임 벡터의 시공간 상관성(MVSTC : Motion Vector Spatio-Temporal Correlations)의 시간적 공간적 특징을 추출하였다. 그 결과 본 논문에서는 인접 블록의 움직임 벡터를 이용하여 좀 더 정확한 움직임 벡터의 예측을 수행할 수 있었다. 하지만 참조되는 블록 벡터의 수가 여러개 발생되기 때문에 이러한 부가 정보를 수신단에 전송해야 하는 부담을 초래하게 된다. 따라서 각 블록의 움직임 특징을 예측하고 이에 알맞은 탐색 범위를 설정하는 문제도 고려해야 한다. 제시된 알고리즘을 바탕으로 움직임 보상을 위한 움직임 추정 기법을 고찰하고 이를 적용한 결과를 제시하고자 한다.

• 한국멀티미디어학회논문지
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• 제18권4호
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• pp.437-442
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• 2015

Voice activity detection is very important process that voice activity separated form noisy speech signal for speech enhance. Over the past few years, many studies have been made on voice activity detection, but it has poor performance in low signal to noise ratio environment or fickle noise such as car noise. In this paper, it proposed new voice activity detection algorithm using ensemble variance based on wavelet band entropy and soft thresholding method. We conduct a survey in a lot of signal to noise ratio environment of car noise to evaluate performance of the proposed algorithm and confirmed performance of the proposed algorithm.

• 전자공학회논문지A
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• 제33A권12호
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• pp.110-119
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• 1996

A novel high speed VLSI architecture and its VLSI realization methodologies for a motion estimation processor based on full search block matching algorithm are presentd. The presented architecture is designed in order to be suitable for highly parallel and pipelined processing with identical PE's and adjustable in performance and hardware amount according to various application areas. Also, the throughput is maximized by enhancing PE utilization up to 100% and the chip pin count is reduced by reusing image data with embedded image memories. Also, the uniform and identical data processing structure of PE's eases VLSI implementation and the clock rate of external I/O data can be made slower compared to internal clock rate to resolve I/O bottleneck problem. The logic and spice simulation results of the proposed architecture are presented. The performances of the proposed architecture are evaluated and compared with other architectures. Finally, the chip layout is shown.