• 대한전자공학회논문지SD
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• 제46권1호
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• pp.76-84
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• 2009

본 논문에서는 교육적 활용과 어플리케이션 개발에 응용 가능한 SoC 플랫폼을 제안한다. 플랫폼 하드웨어는 OpenRISC 프로세서, 범용 입출력장치, 범용 직렬 인터페이스, 디버그 인터페이스, VGA/LCD 제어기 등의 주변장치와 온 칩 SRAM 및 WISHBONE 인터커넥터로 구성되며 전체 합성 가능하도록 설계 되었다. 모든 하드웨어 구조는 재구성 가능하여 매우 유연한 구조로 되어있다. 또한 개발된 SoC 플랫폼의 하드웨어/소프트웨어 디버깅과 플랫폼 상에서 구현될 소프트웨어 개발을 위해 컴파일러, 어셈블러, 디버거, 운영체제 등의 SW 개발환경이 구현 및 검증되었다. 설계된 IP와 SoC는 Verilog HDL로 기술된 테스트벤치를 이용한 모듈 수준 기능검증, 최상위 블록 수준 기능검증, ISS를 이용한 구조적, 명령어 수준 검증, FPGA 프로토타입을 이용한 시스템 수준 에뮬레이션 방법을 통해 검증되었다. 검증된 플랫폼을 이용한 멀티미디어 SoC를 Magnachip 0.18 um CMOS 라이브러리를 이용하여 ASIC으로 구현하여 91MHz의 클록 주파수에서 동작을 확인하였다.

• Corrosion Science and Technology
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• 제6권6호
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• pp.282-285
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• 2007

Smaller size and higher integration of electronic systems make narrower interconnect pitch not only in chip-level but also in package-level. Moreover electronic systems are required to operate in harsher conditions, that is, higher current / voltage, elevated temperature / humidity, and complex chemical contaminants. Under these severe circumstances, electronic components respond to applied voltages by electrochemically ionization of metals and conducting filament forms between anode and cathode across a nonmetallic medium. This phenomenon is called as the electrochemical migration. Many kinds of metal (Cu, Ag, SnPb, Sn etc) using in electronic packages are failed by ECM. Eutectic SnPb which is used in various electronic packaging structures, that is, printed circuit boards, plastic-encapsulated packages, organic display panels, and tape chip carriers, chip-on-films etc. And the material for soldering (eutectic SnPb) using in electronic package easily makes insulation failure by ECM. In real PCB system, not only metals but also many chemical species are included. And these chemical species act as resources of contamination. Model test systems were developed to characterize the migration phenomena without contamination effect. The serpentine-shape pattern was developed for analyzing relationship of applied voltage bias and failure lifetime by the temperature / humidity biased(THB) test.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
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• pp.163-163
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• 1999

MOSFET, MESFET 그리고 MODFET는 Logic ULSIs, high speed ICs, RF MMICs 등에서 중요한 역할을 하고 있으며, 그것의 gate electrode, contact, interconnect 등의 물질로는 refractory metal을 이용한 CoSi2, MoSi2, TaSi2, PtSi2, TiSi2 등의 효과를 얻어내고 있다. 그중 TiSi2는 비저항이 가장 낮고, 열적 안정도가 좋으며 SAG process가 가능하므로 simpler alignment process, higher transconductance, lower source resistance 등의 장점을 동시에 만족시키고 있다. 최근 소자차원이 scale down 됨에 따라 TiSi2의 silicidation 과정에서 C49 TiSi2 phase(high resistivity, thermally unstable phase, larger grain size, base centered orthorhombic structure)의 출현과 그것을 제거하기 위한 노력이 큰 issue로 떠오르고 있다. 여러 연구 결과에 따르면 PAI(Pre-amorphization zimplantation), HTS(High Temperature Sputtering) process, Mo(Molybedenum) implasntation 등이 C49를 bypass시키고 C54 TiSi2 phase(lowest resistivity, thermally stable phase, smaller grain size, face centered orthorhombic structure)로의 transformation temperature를 줄일 수 있는 가장 효과적인 방법으로 제안되고 있지만, 아직 그 문제가 완전히 해결되지 않은 상태이며 C54 nucleation에 대한 physical mechanism을 밝히진 못하고 있다. 본 연구에서는 증착 시 기판온도의 변화(400~75$0^{\circ}C$)에 따라 silicon 위에 DC/RF magnetron sputtering 방식으로 Ti/Si film을 각각 제작하였다. 제작된 시료는 N2 분위기에서 30~120초 동안 500~85$0^{\circ}C$의 온도변화에 따라 RTA법으로 각각 one step annealing 하였다. 또한 Al을 cosputtering함으로써 Al impurity의 존재에 따른 영향을 동시에 고려해 보았다. 제작된 시료의 분석을 위해 phase transformation을 XRD로, microstructure를 TEM으로, surface topography는 SEM으로, surface microroughness는 AFM으로 측정하였으며 sheet resistance는 4-point probe로 측정하였다. 분석된 결과를 보면, 고온에서 제작된 박막에서의 C54 phase transformation temperature가 감소하는 것이 관측되었으며, Al impuritydmlwhswork 낮은온도에서의 C54 TiSi2 형성을 돕는다는 것을 알 수 있었다. 본 연구에서는 결론적으로, 고온에서 증착된 박막으로부터 열적으로 안정된 phase의 낮은 resistivity를 갖는 C54 TiSi2 형성을 보다 낮은 온도에서 one-step RTA를 통해 얻을 수 있다는 결과와 Al impurity가 존재함으로써 얻어지는 thermal budget의 효과, 그리고 그로부터 기대할 수 있는 여러 장점들을 보고하고자 한다.

• 한국전기전자재료학회논문지
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• 제34권6호
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• pp.449-453
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• 2021

Interest and investment in renewable energy have increased worldwide, highlighting the need for renewable energy. Solar energy was the most promising energy of all renewable energy sources, and it has the highest investment value. Because photovoltaics require a certain amount of area for installation, high density and high output performance are required. Shingled module is a promising technology in that they are featured by higher density and higher output compared to the conventional modules. Shingled technology uses a laser scribing to divide solar cells that are to be bonded with electrically conductive adhesive (ECA) to produce and connect strings, which has a higher output in the same area than the conventional modules. In the process of producing solar modules, metal ribbons are used to interconnect cells, but they are also needed for string connections in shingled solar cells. Accordingly, in this study, we researched the interconnection that best suits the connector that joins the string to the string. The module outputs produced under the conditions of the string interconnection were compared and analyzed.

• 대한금속재료학회지
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• 제49권1호
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• pp.25-31
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• 2011

Solid oxide fuel cells (SOFCs) have many attractive features for widespread applications in generation systems. Recently, stainless steels have attractive materials for metallic bipolar plate because metallic bipolar plates have many benefits compared to others such as graphite and composite bipolar plates. SOFC operates on high temperature of about $800{\sim}1000^{\circ}C$ than other fuel cell systems. Thus, many studies have attempted to reduced the operation temperature of SOFC to about $600{\sim}800^{\circ}C$, which is the intermediate temperature (IT) of SOFC. Low cost and high-temperature corrosion resistance are very important for the practical applications of SOFC in various industries. In this study, two specimens, 304 and 430 stainless steels with and without different pre-surface treatments on the surface were investigated. And, specimens were exposed at high temperature in the box furnace under oxidation atmosphere of $800^{\circ}C$. Oxidation behavior have been investigated with the materials exposed at different times (100 hrs and 400 hrs) by SEM, EDS and XRD. By increasing exposure time, the amount of metal oxide increased in the order like; STS304 < STS430 and As-received < As-polished < Sand-blast specimens.

• 한국전기전자재료학회논문지
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• 제24권1호
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• pp.17-21
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• 2011

Copper (Cu) had been attractive material due to its superior properties comparing to other metals such as aluminum or tungsten and considered as the best metal which can replace them as an interconnect metal in integrated circuits. CMP (Chemical Mechanical Polishing) technology enabled the production of excellent local and global planarization of microelectronic materials, which allow high resolution of photolithography process. Cu CMP is a complex removal process performed by chemical reaction and mechanical abrasion, which can make defects of its own such as a scratch, particle and dishing. The abrasive particles remain on the Cu surface, and become contaminations to make device yield and performance deteriorate. To remove the particle, buffing cleaning method used in post-CMP cleaning and buffing is the one of the most effective physical cleaning process. AE(Acoustic Emission) sensor was used to detect dynamic friction during the buffing process. When polishing is started, the sensor starts to be loaded and produces an electrical charge that is directly proportional to the applied force. Cleaning efficiency of Cu surface were measured by FE-SEM and AFM during the buffing process. The experimental result showed that particles removed with buffing process, it is possible to detect the particle removal efficiency through obtained signal by the AE sensor.

• 마이크로전자및패키징학회지
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• 제30권4호
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• pp.105-111
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• 2023

차세대 전자기기는 기계적인 굽힘이나 말림(rolling) 변형이 반복적으로 가능한 형태로 발전하고 있다. 이에 따라 전자기기 내부 소자들 간의 연결을 위한 금속 배선의 기계적인 신뢰성 확보가 필수적이며, 특히, 실제 사용 환경을 모사한 압축 환경에서의 굽힘 피로 변형에 대한 신뢰성 평가가 중요하다. 본 연구에서는 구리(Cu)와 폴리이미드(Polyimide, PI) 기판 간의 접착력을 향상시키고, 굽힘 피로 변형 환경에서 구리 배선의 신뢰성을 높이기 위한 방법을 탐구했다. 접착력 향상을 위해 폴리이미드 기판에 산소 플라즈마 처리와 크롬(Cr) 접착층 도입이라는 두 가지 방법을 적용하고, 이들이 압축 상황에서의 피로 거동에 미치는 영향을 비교 분석했다. 연구 결과, 접착력 향상 방법에 따라 압축 피로 거동에서 차이가 발생하는 것을 확인했다. 특히, 크롬 접착층을 도입한 경우 1.5% 변형률에서는 크랙 생성이 주된 변형 메커니즘이며, 피로 특성이 취약한 결과를 얻었으나, 2.0%의 높은 변형률에서는 플라즈마 처리법에 비해 박리가 발생하지 않아 가장 개선된 피로 특성을 나타냈다. 본 연구의 결과는 유연 전자기기의 사용 환경에 적합한 피로 저항 개선법을 제시하고, 크랙 발생 정도를 포함한 전자기기의 신뢰성 향상에 중요한 정보를 제공할 수 있을 것으로 기대한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.399-399
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• 2013

Metal silicides는 Si 기반의microelectronic devices의 interconnect와 contact 물질 등에 사용하기 위하여 그 형성 mechanism과 전기적 특성에 대한 연구가 많이 이루어지고 있다. 이 중 Rare-earth(RE) silicides는 저온에서 silicides를 형성하고, n-type Si과 낮은 Schottky Barrier contact (~0.3 eV)을 이룬다. 또한 낮은 resistivity와 Si과의 작은 lattice mismatch, 그리고 epitaxial growth의 가능성, 높은 thermal stability 등의 장점을 갖고 있다. RE silicides 중 ytterbium silicide는 가장 낮은 electric work function을 갖고 있어 n-channel schottky barrier MOSFETs의 source/drain으로 주목받고 있다. 또한 Silicon 기반의 CMOSFETs의 성능 향상 한계로 인하여 germanium 기반의 소자에 대한 연구가 이루어져 왔다. Ge 기반 FETs 제작을 위해서는 낮은 source/drain series/contact resistances의 contact을 형성해야 한다. 본 연구에서는 저접촉 저항 contact material로서 ytterbium germanide의 가능성에 대해 고찰하고자 하였다. HRTEM과 EDS를 이용하여 ytterbium germanide의 미세구조 분석과 면저항 및 Schottky Barrier Heights 등의 전기적 특성 분석을 진행하였다. Low doped n-type Ge (100) wafer를 1%의 hydrofluoric (HF) acid solution에 세정하여 native oxide layer를 제거하고, 고진공에서 RF sputtering 법을 이용하여 ytterbium 30 nm를 먼저 증착하고, 그 위에 ytterbium의 oxidation을 방지하기 위한 capping layer로 100 nm 두께의 TiN을 증착하였다. 증착 후, rapid thermal anneal (RTA)을 이용하여 N2 분위기에서 $300{\sim}700^{\circ}C$에서 각각 1분간 열처리하여 ytterbium germanides를 형성하였다. Ytterbium germanide의 미세구조 분석은 transmission electron microscopy (JEM-2100F)을 이용하였다. 면 저항 측정을 위해 sulfuric acid와 hydrogen peroxide solution (H2SO4:H2O2=6:1)에서 strip을 진행하여 TiN과 unreacted Yb을 제거하였고, 4-point probe를 통하여 측정하였다. Yb germanides의 면저항은 열처리 온도 증가에 따라 감소하다 증가하는 경향을 보이고, $400{\sim}500^{\circ}C$에서 가장 작은 면저항을 나타내었다. HRTEM 분석 결과, deposition 과정에서 Yb과 Si의 intermixing이 일어나 amorphous layer가 존재하였고, 열처리 온도가 증가하면서 diffusion이 더 활발히 일어나 amorphous layer의 두께가 증가하였다. $350^{\circ}C$ 열처리 샘플에서 germanide/Ge interface에서 epitaxial 구조의 crystalline Yb germanide가 형성되었고, EDS 측정 및 diffraction pattern을 통하여 안정상인 YbGe2-X phase임을 확인하였다. 이러한 epitaxial growth는 면저항의 감소를 가져왔으며, 열처리 온도가 증가하면서 epitaxial layer가 증가하다가 고온에서 polycrystalline 구조의 Yb germanide가 형성되어 면저항의 증가를 가져왔다. Schottky Barrier Heights 측정 결과 또한 면저항 경향과 동일하게 열처리 증가에 따라 감소하다가 고온에서 다시 증가하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2012년도 춘계학술발표대회
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• pp.84-84
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• 2012

소자가 고집적화 됨에 따라, 비저항이 낮고 electro migration (EM), Stress Migration (SM) 특성이 우수한 구리(Cu)를 배선재료로서 사용하고 있다. 그러나, 구리는 Si과 $SiO_2$의 내부로 확산이 빠르게 일어나, Si 소자 내부에 deep donor level을 형성하고, 누설 전류를 증가시키는 등 소자의 성능을 저하시킬 수 있는 문제점을 가지고 있다. 그러나, electroplating 을 이용하여 증착한 Cu 박막은 일반적으로 확산 방지막으로 쓰이는 TiN, TaN, 등의 물질과의 접착 (adhesion) 특성이 나쁘다. 따라서, Cu CMP 에서 증착된 Cu 박막의 벗겨지거나(peeling), EM or SM 저항성 저하 등의 배선에서의 reliability 문제를 야기하게된다. 따라서 Cu 와 접착 특성이 좋은 새로운 확산방지막 또는 adhesion layer의 필요성이 대두되고 있다. 본 연구에서는 이러한 Cu 배선에서의 접착성 문제를 해결하고자 Metal organic chemical vapor deposition (MOCVD)을 이용하여 제조한 코발트(Co) 박막을 $Cu/TaN_x$ 사이의 접착력 개선을 위한 adhesion layer로 적용하려는 시도를 하였다. Co는 비저항이 낮고, Cu 와 adhesion이 좋으며, Cu direct electroplating 이 가능하다는 장점을 가지고 있다. 하지만, 수소 분위기에서 $C_{12}H_{10}O_6(Co)_2$ (dicobalt hexacarbonyl tert-butylacetylene, CCTBA) 전구체에 의한 MOCVD Co 박막의 경우 탄소, 산소와 같은 불순물이 다량 함유되어 있어, 비저항, surface roughness 가 높아지게 된다. 따라서 구리 전착 초기에 구리의 핵 생성(nucleation)을 저해하고 핵 생성 후에도 응집(agglomeration)이 발생하여 연속적이고 얇은 구리막 형성을 방해한다. 이를 해결하기 위해, MOCVD Co 박막 증착 시 수소 반응 가스에 암모니아를 추가로 주입하여, 수소/암모니아의 분압을 1:1, 1:6, 1:10으로 변화시켜 $Co/TaN_x$ 박막의 특성을 비교 분석하였다. 각각의 수소/암모니아 분압에 따른 $Co/TaN_x$ 박막을 TEM (Transmission electron microscopy), XRD (X-ray diffraction), AES (Auger electron spectroscopy)를 통해 물성 및 조성을 분석하였고, AFM (Atomic force microscopy)를 이용하여, surface roughness를 측정하였다. 실험 결과, $Co/TaN_x$ 박막은 수소/암모니아 분압 1:6에서 90 ${\mu}{\Omega}-cm$의 낮은 비저항과 0.97 nm 의 낮은 surface roughness 를 가졌다. 뿐만 아니라, MOCVD 에 의해 증착된 Co 박막이4-6 % concentration 의 탄소 및 산소 함량을 가지는 것으로 나타났고, 24nm 크기의 trench 기판 위에 약 6nm의 $Co/TaN_x$ 박막이 매우 균일하게 형성된 것을 확인 할 수 있었다. 이러한 결과들은, 향후 $Co/TaN_x$ 박막이 Cu direct electroplating 공정이 가능한 diffusion barrier로서 성공적으로 사용될 수 있음을 보여준다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.7-13
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• 2008

본 논문에서는 PMOLED(passive matrix organic light emitting diodes) 데이터 구동회로의 전류 편차를 보상하는 새로운 구조의 회로를 제안한다. 일반적인 PMOLED 데이터 구동 회로의 경우 MOS(metal oxide semiconductor) 공정 변화에 의해서 발생하는 데이터 구동 회로 출력단의 전류 편차는 보상 할 수 없으나, 제안된 데이터 구동회로는 출력단의 전류 편차를 보상하여 균일한 값의 전류를 OLED 패널(panel)에 인가 할 수 있다. 제안하는 회로는 종래의 데이터 출력 회로에 스위칭 트랜지스터를 추가하여 데이터 출력 전류용 회로를 공통 연결선에 연결함으로써 공정 변화에 의한 출력 전류의 편차를 최소화 할 수 있다. 제안한 회로는 $128(RGB){\times}128$의 해상도를 지원하는 PMOLED 패널을 기준으로 설계 하였고, 구동 회로 개발에 이용된 공정은 0.35um이다. 실험 결과 제안한 데이터 구동회로의 출력 전류는 1%대의 오차를 갖는 반면, 종래의 데이터 구동회로의 경우 출력 전류는 9% 대로 심한 변화를 나타내었다. 본 논문에서 제안한 PMOLED 데이터 구동회로를 이용할 경우 고화질의 OLED 디스플레이 구현이 가능하여 고 품위의 디스플레이 특성을 요구하는 휴대용 디스플레이 기기에 적용 할 수 있다.