• 한국컴퓨터정보학회논문지
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• 제14권3호
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• pp.139-147
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• 2009

메모리 기반 추론 기법은 단순히 학습패턴이나 대표패턴의 형태로 메모리에 저장하며 테스트 패턴과의 거리 계산을 통하여 분류한다. 이 기법의 가장 큰 문제점은 학습 패턴 전체를 메모리에 저장하거나 학습 패턴들을 대표 패턴으로 대체하는 방법을 사용함으로 다른 기계학습 방법에 비하여 많은 메모리 공간을 필요로 하며, 저장되는 학습패턴이 증가할수록 분류에 필요한 시간도 많이 소요된다는 단점을 갖는다. 본 논문은 효율적인 메모리 사용과 분류 성능의 향상을 위한 EAS 기법을 제안하였다. 즉, 학습패턴에 대해 분할공간을 생성한 후 생성된 각 분할공간을 MDL기법과 PM기법으로 평가하였다. 그리고 평가 결과 가장 우수한 분할공간만을 취하여 대표패턴으로 삼고 나머지는 다시 분할하여 평가를 반복하는 기법이다. UCI Machine Learning Repository에서 벤치마크 데이터를 발췌한 실험 자료를 사용하여 제안한 기법의 성능과 메모리 사용량에 있어 우수함을 입증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.436-439
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• 2005

최근 모바일 컴퓨터 및 임베디드 시스템이 대중화 되면서 전력, 공간, CPU 클럭, 메모리 등과 같은 자원을 효율적으로 사용하기 위한 연구가 많이 진행되고 있다. 기존의 임베디드 시스템 개발에서는 하드웨어 측면의 자원 사용에 대한 연구가 주를 이루어 졌으나 최근 임베디드 시스템에서 소프트웨어의 비중이 커짐에 따라 소프트웨어 측면에서의 자원 사용에 대한 연구가 필요하게 되었다. 본 연구에서는 임베디드 시스템의 자원 사용을 분석하는 새로운 방법인 '명령어 기반의 자원 사용 분석 방법(Instruction Level Resource Usage Analysis Method'을 제안하고 이를 'I-Debugger'라는 도구로 구현하였다. I-Debugger는 프로그램을 명령어 단위의 수행으로 제어하는 디버깅 층(Debugging Layer), 실시간으로 수행되는 명령어에 대한 데이터를 활용 가능한 정보를 변환하는 통계 층(Statistics Layer) 및 분석하고자 하는 응용에 적합하게 정보를 분석하는 분석 층(Analysis Layer)으로 구성된다. 본 연구에서 개발된 I-Debugger를 간단한 문제에 적용한 결과 자원 효율적인 임베디드 시스템 개발에 매우 유용하게 사용될 수 있음을 알 수 있었다.

• 정보처리학회논문지D
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• 제15D권6호
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• pp.741-754
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• 2008

지속적으로 확장되는 데이터 스트림에 대한 데이터 마이닝 수행과정에서는 메모리 사용량을 가용한 범위 내로 제한하는 것이 중요한 요소이다. 본 논문에서는 데이터 스트림 환경에서 한정된 메모리 공간을 이용하여 빈발 항목집합을 탐색하는데 효과적인 프라임 패턴 트리(Prime pattern tree: PPT)구조를 제안한다. 프라임 패턴 트리는 기존의 전위 트리 구조와 비교하여 항목집합들을 하나의 노드로 관리함으로써 트리의 크기를 크게 줄일 수 있는 장점이 있다. 또한, 전지 임계값 $S_{\delta}$에 따라 노드를 병합하거나 분리하여 동적으로 트리의 크기와 결과 집합의 정확도를 마이닝 수행 중에 조절 할 수 있다. $S_{\delta}$값이 크면 한 노드에서 관리되는 항목집합의 수가 증가하게 되고, 출현 빈도수를 추정해야 하기 때문에, $S_{\delta}$값이 작을수록 결과집합의 정확도가 높다. 이처럼 PPT에는 트리의 크기와 정확도의 trade-off 가 존재한다. PPT의 이러한 특성에 기반하여, 데이터 스트림에서 갑자기 데이터 집합에 변화가 생겨 빈발항목이 될 가능성이 높은 항목들이 많이 출현하는 경우에도 마이닝을 지속적으로 수행할 수 있도록 지원한다. 본 논문에서는 프라임 패턴 트리를 이전 연구에서 제안한 데이터 스트림에서 최근 빈발 항목 탐색 방법인 estDec 방법에 적용하여 한정된 작은 양의 메모리 공간을 이용하여 온라인 데이터 스트림에서 빈발항목을 탐색하는 방법을 제시한다. 또한, 가용 메모리 범위에서 최적의 메모리를 사용하여 최적의 마이닝 결과를 얻을 수 있도록 하는 메모리 사용량에 대한 적응적 방법을 제시한다. 끝으로, 여러 실험을 통한 효율성 검증을 통해 제안된 방법의 여러 특성을 확인한다.

• 전기전자학회논문지
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• 제23권2호
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• pp.438-447
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• 2019

IoT 기반의 초연결사회가 되어감에 따라 암호, 인증, 전자서명 등을 위해 RSA와 같은 공개키암호시스템이 빈번하게 사용되고 있다. 공개키암호시스템은 악의적인 공격으로부터 보안성을 확보하기 위해 크기가 매우 큰 (안전)소수를 사용하는데 기기의 성능이 크게 발전하였음에도 불구하고 크기가 큰 (안전)소수생성은 수행시간이 오래 걸리거나 메모리를 많이 요구하는 작업이다. 본 논문에서는 수행시간과 사용공간의 효율을 높이기 위해 오일러체(Euler sieve)를 사용하는 ET-MR 소수검사법과 ET-MR-MR 안전소수검사법을 제안한다. 제안한 검사법을 확률적으로 분석한 수행시간 예측 모델을 제안하고 기존 방법들과 수행시간, 메모리 사용량을 비교하였다. 실험결과, 이론적 예측시간과 실제 수행시간의 차이는 거의 없었으며(4%미만) 각 알고리즘이 가장 빠를 때의 수행시간을 비교하면 ET-MR이 TD-MR보다 34.5%, DT-MR보다 8.5% 더 빨랐으며, ET-MR-MR이 TD-MR-MR보다 65.3% 더 빨랐고, DT-MR-MR과는 비슷하였다. 공간의 경우 k=12,381일 때 ET-MR이 DT-MR보다 약 2.7배 더 사용했지만 TD-MR보다 98.5% 더 적게 사용하였고 k=65,536일 때 ET-MR-MR이 TD-MR-MR 보다 98.4%, DT-MR-MR보다 92.8% 더 적게 사용하였다.

• 정보처리학회논문지D
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• 제16D권1호
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• pp.27-42
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• 2009

유비쿼터스 컴퓨팅의 실현을 위해서는 이동 디바이스 등 클라이언트의 제약된 자원을 효율적으로 사용하는 기법이 요구된다. 메모리 용량이 크지 않은 이동 디바이스의 경우, 대용량 XML 데이터에 대한 질의 처리를 수행하기 위해서는 XML 스트림 질의 처리 기술의 활용이 필수적이다. 최근에 서버에서 XML 문서를 XML 조각(XML fragment)으로 분할하여 스트리밍하고 클라이언트에서 이 조각 스트림을 받아 질의를 처리하는 기법들이 제안되었다. XML 조각 스트림 질의 처리에 있어 XML 문서가 분할되는 방법에 따라 자원 사용(질의 처리 시간 및 메모리 사용량) 면에서 큰 차이가 날 수 있기 때문에 효율적인 XML 문서 분할 방법이 요구된다. 본 논문에서는 클라이언트의 질의 처리 시 자원 사용 효율을 높이기 위한 XML 문서 분할 기법을 제시한다. 이를 위하여 먼저 XML 조각 스트림 질의 처리의 비용 모델을 제시하고, 자원 효율적인 XML 문서 분할 알고리즘을 제시한다. 구현 및 성능 평가 결과 본 논문에서 제시한 기법이 기존 기법들에 비해 질의 처리 시간 및 메모리 사용량 양면 모두에서 우수한 것으로 나타났다. 본 논문의 기여는 XML 조각 스트림 질의 처리 기술의 실용화 가능성을 기존 기술에 비해 한 층더 높였다는 데 있다.

• 대한기계학회논문집B
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• 제26권11호
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• pp.1521-1530
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• 2002

This article proposes a pressure based method for predicting flows at all speeds. The compressible SIMPLE algorithm is extended to unstructured grid framework. Convection terms are discretized using second-order scheme with deferred correction approach. Diffusion term discretization is based on structured grid analogy that can be easily adopted to hybrid unstructured grid solver. This method also uses node centered scheme with edge based data structure for memory and computing time efficiency of arbitrary grid types. Both incompressible and compressible benchmark problems are solved using the above methodology. The demonstration of this method is extended to slip flow problem that has low Reynolds number but compressibility effect. It is shown that the proposed method can improve efficiency in memory usage and computing time without losing any accuracy.

• 전기전자학회논문지
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• 제17권2호
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• pp.202-207
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• 2013

본 논문은 기존의 FAST와 BRIEF 알고리즘을 Zynq-7000 Soc Platform에서 하드웨어로 구현했다. 대표적으로 SIFT 나 SURF 알고리즘을 사용하여 특징점 기반 하드웨어 가속기로 구현 하지만, 하드웨어 비용과 내부 메모리가 많이 필요하다. 제안하는 FAST & BRIEF 가속기는 기존의 SIFT 나 SURF 가속기 보다 내부 메모리 사용량을 약 57%, 하드웨어 비용을 약 70% 정도 감소하고, 수행 시간은 Clock 당 0.17 Pixel를 처리한다.

• 반도체디스플레이기술학회지
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• 제19권2호
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• pp.82-87
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• 2020

In this paper, we introduce the novel idea to improve the B/W usage efficiency of on-chip networks used for TAM to test multiple DRAMs. In order to avoid the local bottleneck of test packets caused by an ATE, we make test patterns using microcode-based instructions within ATE and adopt a test bus to transmit test responses from DRAM DFT (Design for Testability) called Test Generator (TG) to ATE. The proposed test platform will contribute to increasing the test economics of memory IC industry.

• Computers and Concrete
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• 제23권5호
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• pp.311-320
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• 2019

The substructuring technique is one of the efficient methods for reducing computational effort and memory usage in the finite element method, especially in large-scale structures. Proper mesh partitioning plays a key role in the efficiency of the technique. In this study, new algorithms are proposed for mesh partitioning based on an element search technique. The computational cost function is optimized by aligning each element of the structure to a proper substructure. The genetic algorithm is employed to minimize the boundary nodes of the substructures. Since the boundary nodes have a vital performance on the mesh partitioning, different strategies are proposed for the few number of substructures and higher number ones. The mesh partitioning is optimized considering both computational and memory requirements. The efficiency and robustness of the proposed algorithms is demonstrated in numerous examples for different size of substructures.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 1995년도 추계학술대회 논문집
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• pp.1039-1042
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• 1995

In real time application such as motion control, it is hard to find the application of non-causal filtering due to its need for future position data, even though it shows wide usage in off-line digital signal processing. Recently, some of motion control areas such as learning and repetitive control use non-causal filtering technique in their application. these kinds of zero-lag non-causal filter application are very usful not only to reduce the machine vibration, but also to increase control accuracy with comparatively less work. In this paper, genuine method to implement zero-lag non-causal filter in a CNC is introduced. Also the variation of this implementation for the learning operation is suggested to give the NC better control performance for a specific job. By adopting the new NC architecture call Soft-NC, all these implementions are made possible here, and especially large memory requirement which hinders their usage for many years is no longer barrier in their real world application.