• 인지과학
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• 제11권3_4호
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• pp.33-43
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• 2000

정보처리 이론은 기억을 단기기억과 장기기억으로 구분하였다. 기억체계 이론은 기억이 정보처리 이론에서 가정하는 하나의 장기기억이 아닌 중다기억 체계로 기억이 조직화되어 lT다고 주장한다. 대표적인 기억체계정보처리 이론은 기억을 단기기억과 장기기억으로 구분하였다. 기억체계 이론은 기억이 정보처리 이론에서 가정하는 하나의 장기기억이 아닌 중다기억 체계로 기억이 조직화되어 lT다고 주장한다. 대표적인 기억체계 이론으로는 Schacter와 Tulving 의 기억모형(1994)과 Squire 의 장기기억 분류 모형(1987)이 있다 두 모형은 단기기억과 장기기억의 구분, 기억장애에 보존된 암묵기억 수행에는 견해가 일치하지만, 기억장애가 일화기억만의 손상인지 아니면 의미기억을 포함하는지는 견해가 다르다. 그러나 현재의 자료로서는 일화기억과 의미기억의 구분이 더 정확한 설명인가 아니면 서술기억과 비서술기억의 구분이 더 나은 설명인가는 분명하지 않다. 전두엽에 대한 더 자세한 연구가 일화기억과 의미기억의구분과 관련되어 있다. 이론으로는 Schacter와 Tulving 의 기억모형(1994)과 Squire 의 장기기억 분류 모형(1987)이 있다 두 모형은 단기기억과 장기기억의 구분, 기억장애에 보존된 암묵기억 수행에는 견해가 일치하지만, 기억장애가 일화기억만의 손상인지 아니면 의미기억을 포함하는지는 견해가 다르다. 그러나 현재의 자료로서는 일화기억과 의미기억의 구분이 더 정확한 설명인가 아니면 서술기억과 비서술기억의 구분이 더 나은 설명인가는 분명하지 않다. 전두엽에 대한 더 자세한 연구가 일화기억과 의미기억의구분과 관련되어 있다.

• 한국정보과학회논문지:시스템및이론
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• 제33권9호
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• pp.626-633
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• 2006

무선 센서 네트워크는 자연 환경의 정보를 수집하고, 수집된 정보를 가공하고, 가공된 정보를 무선 통신을 통하여 사용자에게 실시간으로 전달하는 기능을 가진 설비이다. 이러한 무선 센서 네트워크는 수백 혹은 수천 개의 무선 센서 노드들로 이루어지고, 센서 노드의 플랫폼은 비용 효율성 때문에 매우 제한적인 메모리 공간을 지니며 제한적인 배터리로 동작한다. 따라서 이것들을 동작시키는 센서 운영체제는 공간 제약성을 감내할 수 있어야 하고, 에너지 효율적으로 동작해야 전체 센서 네트워크를 효율적으로 동작시킬 수 있게 된다. 본 논문에서는 공간 제약적인 센서 운영체제를 위한 효율적인 메모리 할당 기법을 제안한다. 제안한 기법을 사용하면, 기존 센서 운영체제들에서 사용되었던 메모리 할당 기법들을 사용하는 것보다 메모리 단편화 문제를 감소시킴과 동시에 공간의 효율성을 증진시킬 수 있다. 본 논문의 비교 실험 결과를 통하여 제안한 기법을 사용하는 것이 기존의 방법보다 메모리 단편화를 상당히 줄일 수 있고, 또한 수행 시간도 나빠지지 않음을 보인다.

• 한국통신학회논문지
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• 제22권9호
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• pp.1867-1879
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• 1997

DREAM-S는 ATM 네트워크용 교환 시스템에서 응용 프로그램들의 교환기 운용 데이터에 대한 실시간 처리 요구를 지원하기 위한 분산 주기억장치 상주 데이터베이스 시스템(Main Memory Database Systems)이다. DREAM-S는 클라이언트-서버 구조를 가지면서 서버 프로세서에만 디스크가 연결되어 있으며, 대량의 데이터로부터 원하는 데이터를 신속히 검색하기 위하여 T- Tree 색인 구조를 제공한다. 본 논문에서논 DREAM-S에서 T- Tree 색인 구조에 대한 회복 기법를 제안한다. 주기억장치 상주 데이터베이스는 디스크 상주 데이터베이스 보다 뛰어난 성능을 제공하지만 시스템 고장 시(정전 등과 같은 오류) 주기억장치에 저장된 모든 데이터(릴레이션과 색인 구조)가 파손될 수 있다. 따라서 고장 후 파손된 주기억장치 데이터베이스를 신속히 정상 데이터베이스 상태로 회복하는 회복 기법이 필수적이다. 제안된 회복 기법에서는 T-Tree 색인 구조를 각 프로세서의 주기억장치에만 유지하도록 함으로서 ATM 교환기 시스템의 성능에서 병복 현상을 일으킬 수 있는 서버 프로세서의 디스크 출입 오버헤드를 줄인다. 또한, 시스템 고장 후 서버와 모든 클라이언트 시스템들이 병렬 처리 방식으로 각자의 T- Tree(들)를 회복하도룩 함으로서 클라이언트 개수가 많은 경우에도 신속한 회복이 가능하도록 하였다.

• 한국정보과학회논문지:시스템및이론
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• 제34권12호
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• pp.683-695
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• 2007

기존 NAND 플래시 메모리 기반 파일 시스템은 NAND 플래시 메모리 특성의 하나인 마모도로 인하여 삭제 횟수를 고려해야 하므로 특정 영역을 지속적으로 필요로 하는 정보는 파일 시스템에 저장될 수 없다. 이로 인하여 대부분의 NAND 플래시 메모리 파일 시스템은 마운트될 때 플래시 메모리 전체를 스캔하여 파일 시스템 구조를 파악한다. 따라서 마운트 시간은 NAND 플래시 메모리 크기에 따라 선형적으로 증가할 뿐만 아니라 NAND 플래시 메모리의 사용 형태에 따라 매우 달라 질 수 있다. 또한, NAND 플래시 메모리를 저장 장치로 많이 사용하는 모바일 기기는 특성상 안정적인 전원 공급을 보장받지 못하기 때문에 NAND 플래시 메모리 파일 시스템의 안정성 확보를 위한 대책이 요구 된다. 본 논문에서는 NAND 플래시 메모리 전용 파일 시스템의 마운트 시간을 향상시키고, 예기치 않은 정전과 같은 상황이 발생하여도 파일 시스템이 오동작하지 않고, 일관성 있게 복구가 가능하도록 설계하고 구현하였다. 구현된 파일 시스템은 기존의 NAND 플래시 메모리 기반 파일 시스템인 JFFS2에 비해 최대 19배, YAFFS와는 2배 정도 향상된 마운트 성능을 보였으며, 안정성 측면에서도 좋은 안정성을 가진 JFFS2와 같은 성능을 보였다.

• 수면정신생리
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• 제4권1호
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• pp.1-14
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• 1997

This paper reviewed models to explain memory and neuropsychological tests to assess memory. Memory was explained in cognitive and neuroanatomical perspectives, Cognitive model describes memory as structure and process. In structure model, memory is divided into three systems: sensory memory, short-term memory(working memory), and long-term memory. In process model, there are broadly three categories of memory process: encoding, storage, and retrieval. Memory process work in memory structure. There are two prominent models of the neuroanatomy of memory, derived from the work of Mishkin and Appenzeller and that of Squire and Zola-Morgan. These two models are the most useful for the clinician in part because they take into account the connections between the limbic and frontal cortical regions. The major difference between the two models concerns the role of the amygdala in memory processess. Mishkin and his colleagues believe that the amygdala plays a significant role while Squire and his colleagues do not. The most popular and widely used tests of memory ability such as WMS-R, AVLT, CVLT, HVLT. RBMT, CFT, and BVRT-R, were reviewed.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2007년도 춘계학술대회 학술발표 논문집 제17권 제1호
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• pp.485-488
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• 2007

최근 Analog Sampled-Data 신호처리를 위하여 주목되고 있는 SI(Switched-Current) circuit은 저전력 동작을 하는 장점이 있지만, 반면에 SI circuit에서의 기본 회로인 Current Memory는 Charge Injection에 의한 Clock Feedthrough이라는 치명적인 단점을 갖고 있다. 따라서 본 논문에서는 Current Memory의 문제점인 Clock Feedthrough의 일반적인 해결방안으로 Dummy Switch의 연결을 검토하였고, Austria Mikro Systeme(AMS)에서 $0.35{\mu}m$ CMOS process BSIM3 Model로 제작하기 위하여 Current Memory의 Switch MOS와 Dummy Switch MOS의 적절한 Width을 정의하여야 하므로, 그 값을 도출하였다. Simulation 결과, Switch의 Width는 $2{\mu}m$, Dummy Switch의 Width는 $2.35{\mu}m$로 정의될 수 있음을 확인하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2003년도 ISIS 2003
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• pp.652-655
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• 2003

The human being receives a new information from outside and the information shows gradual oblivion with time. But it remains in memory and isn't forgotten for a long time if the information is read several times over. For example, we assume that we memorize a telephone number when we listen and never remind we may forget it soon, but we commit to memory long time by repeating. If the human being received new information with strong stimulus, it could remain in memory without recalling repeatedly. The moments of almost losing one's life in on accident or getting a stroke of luck are rarely forgiven. The human being can keep memory for a long time in spite of the limit of memory for the mechanism mentioned above. In this paper, we will make a model explaining that mechanism using a neural network Adaptive Resonance Theory.

• Journal of Computing Science and Engineering
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• 제9권2호
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• pp.51-72
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• 2015

Time predictability is crucial in hard real-time and safety-critical systems. Cache memories, while useful for improving the average-case memory performance, are not time predictable, especially when they are shared in multicore processors. To achieve time predictability while minimizing the impact on performance, this paper explores several time-predictable scratch-pad memory (SPM) based architectures for multicore processors. To support these architectures, we propose the dynamic memory objects allocation based partition, the static allocation based partition, and the static allocation based priority L2 SPM strategy to retain the characteristic of time predictability while attempting to maximize the performance and energy efficiency. The SPM based multicore architectural design and the related allocation methods thus form a comprehensive solution to hard real-time multicore based computing. Our experimental results indicate the strengths and weaknesses of each proposed architecture and the allocation method, which offers interesting on-chip memory design options to enable multicore platforms for hard real-time systems.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.7-14
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• 2017

Due to the recent advances in Phage-Change Memory (PCM) technologies, a new memory hierarchy of computer systems with PCM is expected to appear. In this paper, we present a new page replacement policy that adopts PCM as a high speed swap device. As PCM has limited write endurance, our goal is to minimize the amount of data written to PCM. To do so, we defer the eviction of dirty pages in proportion to their dirtiness. However, excessive preservation of dirty pages in memory may deteriorate the page fault rate, especially when the memory capacity is not enough to accommodate full working-set pages. Thus, our policy monitors the current working-set size of the system, and controls the deferring level of dirty pages not to degrade the system performances. Simulation experiments show that the proposed policy reduces the write traffic to PCM by 160% without performance degradations.

• 전자통신동향분석
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• 제37권1호
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• pp.42-52
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• 2022

With the advent of the big data era, the memory capacity required for computing systems is rapidly increasing, especially in High Performance Computing systems. However, the number of DRAMs that can be used in a computing node is limited by the structural limitations of the hardware (for example, CPU specifications). Memory expansion technology has attracted attention as a means of overcoming this limitation. This technology expands the memory capacity by leveraging the external memory connected to the host system through hardware interface such as PCIe and CCIX. In this paper, we present an overview and describe the development trends of the memory expansion technology. We also provide detailed descriptions and use cases of the CCIX that provides higher bandwidth and lower latency than cases of the PCIe.