• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.195.2-195.2
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• 2013

플라즈마 중합 증착기술을 이용하여 ppMMA (plasma polymerized methyl methacrylate) 및 ppS (plasma polymerized styrene) 박막을 제작하고, ppMMA를 게이트 절연층, polymer electret인 ppS를 메모리층으로 한 전계효과트랜지스터 기반 유기 메모리 소자를 제작하였다. 메모리층인 ppS의 두께를 각각 30, 60, 90 nm로 달리한 유기 메모리 소자가 C-V 및 I-V 특성에서 나타내는 히스테리시스 현상을 분석하여 메모리 특성을 평가했으며, 메모리층의 두께 변화에 따른 유기 메모리 소자의 성능을 비교분석하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.363-363
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• 2014

Ruthenium (Ru) has attractive material properties due to its promising characteristics such as a low resistivity ($7.1{\mu}{\Omega}{\cdot}cm$ in the bulk), a high work function of 4.7 eV, and feasibility for the dry etch process. These properties make Ru films appropriate for various applications in the state-of-art semiconductor device technologies. Thus, it has been widely investigated as an electrode for capacitor in the dynamic random access memory (DRAM), a metal gate for metal-oxide semiconductor field effect transistor (MOSFET), and a seed layer for Cu metallization. Due to the continuous shrinkage of microelectronic devices, better deposition processes for Ru thin films are critically required with excellent step coverages in high aspect ratio (AR) structures. In these respects, atomic layer deposition (ALD) is a viable solution for preparing Ru thin films because it enables atomic-scale control of the film thickness with excellent conformality. A recent investigation reported that the nucleation of ALD-Ru film was enhanced considerably by using a zero-valent metallorganic precursor, compared to the utilization of precursors with higher metal valences. In this study, we will present our research results on the synthesis and characterization of novel ruthenium complexes. The ruthenium compounds were easy synthesized by the reaction of ruthenium halide with appropriate organic ligands in protic solvent, and characterized by NMR, elemental analysis and thermogravimetric analysis. The molecular structures of the complexes were studied by single crystal diffraction. ALD of Ru film was demonstrated using the new Ru metallorganic precursor and O2 as the Ru source and reactant, respectively, at the deposition temperatures of $300-350^{\circ}C$. Self-limited reaction behavior was observed as increasing Ru precursor and O2 pulse time, suggesting that newly developed Ru precursor is applicable for ALD process. Detailed discussions on the chemical and structural properties of Ru thin films as well as its growth behavior using new Ru precursor will be also presented.

• ETRI Journal
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• 제35권4호
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• pp.734-737
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• 2013

Nonvolatile ferroelectric poly(vinylidene fluoride-co-trifluoroethylene) memory based on an organic thin-film transistor with inkjet-printed dodecyl-substituted thienylenevinylene-thiophene copolymer (PC12TV12T) as the active layer is developed. The memory window is 4.5 V with a gate voltage sweep of -12.5 V to 12.5 V. The field effect mobility, on/off ratio, and gate leakage current are 0.1 $cm^2/Vs$, $10^5$, and $10^{-10}$ A, respectively. Although the retention behaviors should be improved and optimized, the obtained characteristics are very promising for future flexible electronics.

• 한국정보통신학회논문지
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• 제13권6호
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• pp.1123-1127
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• 2009

본 연구는 비정질실리콘 박막트랜지스터를 비휘발성 메모리소자로 제작함으로써 스위칭 소자로 사용되는 박막 트랜지스터(TFT)의 응용범위를 확대시키고, 비정질 실리콘 사용에 따라 대면적화에 적합하고 아울러 값싼 기판을 사용할 수 있게 한 비정질 실리콘 비휘발성 메모리소자에 관한 것이다. 이와 같은 본 연구는 유리기판과 그 유리기판위에 증착시켜 패터닝한 게이트, 그 게이트를 덮어씌운 제1 절연층, 그 제1 절연층위에 증착시켜 패터닝한 플로우팅 게이트와 그 플로우팅 게이트를 덮어씌운 제2 절연층, 그 제2 절연층위에 비정질실리콘을 증착시킨 액티브층과 그 액티브층위에 n+ 비정질실리콘을 증착시켜 패터닝한 소오스/드레인층 그리고 소오스/드레인층 위에 증착시킨 소오스/드레인층 전극으로 비정질실리콘 박막트랜지스터 비휘발성 메모리소자를 구성한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.290.2-290.2
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• 2016

Recently, organic thin-film transistors have been widely researched for organic light-emitting diode panels, memory devices, logic circuits for flexible display because of its virtue of mechanical flexibility, low fabrication cost, low process temperature, and large area production. In order to achieve high performance OTFTs, increase in accumulation carrier mobility is a critical factor. Post-fabrication thermal annealing process has been known as one of the methods to achieve this by improving the crystal quality of organic semiconductor materials In this paper, we researched the properties of pentacene films with X-Ray Diffraction (XRD) and Atomic Force Microscope (AFM) analyses as different annealing temperature in N2 ambient. Electrical characterization of the pentacene based thin film transistor was also conducted by transfer length method (TLM) with different annealing temperature in Al- and Ti-pentacene junctions to confirm the Fermi level pinning phenomenon. For Al- and Ti-pentacene junctions, is was found that as the surface quality of the pentacene films changed as annealing temperature increased, the hole-barrier height (h-BH) that were controlled by Fermi level pinning were effectively reduced.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2000년도 추계학술대회논문집
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• pp.21-24
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• 2000

Ferroelectric YMnO$_3$thin films are excellent dielectric materials for high integrated ferroelectric random access memory (FRAM) with metal-ferroelectric-silicon field effect transistor (MFSFET) structure. In this study, YMnO$_3$thin films were etched with Cl$_2$/Ar gas chemistries in inductively coupled plasma (ICP). The maximum etch rate of YMnO$_3$thin films is 285 $\AA$/min under Cl$_2$/Ar of 10/0, 600 W/-200 V and 15 mTorr. The selectivities of YMnO$_3$over CeO$_2$and $Y_2$O$_3$are 2.85, 1.72, respectively. The results of x-ray photoelectron spectroscopy (XPS) reflect that Y is removed dominantly by chemical reaction between Y and Cl, while Mn is removed more effective by Ar ion bombardment than chemical reaction. The results of secondary ion mass spectrometer (SIMS) were equal to these of XPS. The etch profile of the etched YMnO$_3$film is approximately 65$^{\circ}$and free of residues at the sidewall.

• 마이크로전자및패키징학회지
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• 제24권3호
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• pp.7-11
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• 2017

본 논문은 3차원 낸드 플래쉬 기억 소자에 적용을 위해 소노스(SONOS) 형태로 기억 저장 절연막을 채용하고 채널로 폴리실리콘을 사용한 박막형 트랜지스터에 대해 연구하였다. 셀의 source/drain에는 불순물을 주입 하지 않았고, 셀 양 끝단에는 선택 트랜지스터를 배치하였다. 셀의 채널과 선택 트랜지스터의 source/drain 불순물 농도 변화에 대한 평가를 진행하여 공정 최적화를 하였다. 선택 트랜지스터의 농도 증가 시 채널 전류의 상승 및 삭제특성이 개선됨을 확인 하였는데 이는 GIDL에 의한 홀 생성이 증가하였기 때문이다. 최적화된 공정 변수에 대해 삭제와 쓰기 후 문턱전압의 프로그램 윈도우는 대략 2.5V를 얻었다. 터널 산화막 공정 온도에 대한 평가 결과 온도 증가 시 swing 및 신뢰성 항목인 bake 결과가 개선됨을 확인하였다.

• 대한전자공학회논문지
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• 제26권7호
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• pp.83-89
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• 1989

강유전성 $PbTiO_3$ 박막을 rf스터링으로 기판온도 $100{\sim}150^{\circ}C$에서 형성시켰다. 이 박막의 구조는 X선 회절결과 비정질 형태로 파이로클로어 구조를 갖고 있었다. 이 박막을 열에 의해 어닐링한 경우는 $550^{\circ}C$에서, 레이저의 주사로 어닐링한 경우는 레이저 출력이 50watts일때 가장 우수한 결정 구조를 구할 수 있었다. 집합에서의 계면 특성을 구하기 위하여 MFS(metal-ferroelectric-semiconductor)및 MFOS(metal-ferroelectric-oxide-semiconductor) 구조를 형성하여 C-V특성을 조사하였다. 이때 MFS보다 MFOS의 경우가 Si표면에 sputter에 의한 결함이 작음을 알 수 있었다.

• 한국재료학회지
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• 제10권12호
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• pp.807-811
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• 2000

MFISFET (Metal-ferroelectric-nsulator-semiconductor-field effect transistor)에의 적용을 위해 CeO$_2$와 SrBi$_2$Ta$_2$O$_{9}$ 박막을 각각 r.f. sputtering 및 pulsed laser ablation법으로 제조하였다. CeO$_2$ 박막은 증착시 스퍼터링개스비 (Ar:O$_2$)에 따른 특성을 고찰하였다. Si(100) 기판 위에 $700^{\circ}C$에서 증착된 CeO$_2$ 박막들은 (200)방향으로 우선방향성을 가지고 성장하였고 $O_2$ 개스량이 증가함에 따라 박막의 우선방향성, 결정립도 및 표면거칠기는 감소하였다. C-V특성에서는 Ar:O$_2$가 1 : 1인 조건에서 제조된 박막이 가장 양호한 특성을 보였다. 제조된 박막들의 누설전류값은 100kV/cm의 전계에서 $10^{-7}$ ~$10^{-8}$ A의 차수를 보였다. CeO$_2$/Si 기판위에 성장된 SBT는 다결정질상의 치밀한 구조를 가지고 성장을 하였다 80$0^{\circ}C$에서 열처리된 SBT박막으로 구성된 MFIS구조의 C-V 특성에서 memory window 폭은 0.9V를 보였으며 5V에서 4$\times$$10^{-7}$ A/$\textrm{cm}^2$의 누설전류밀도를 보였다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 기술심포지움 논문집
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• pp.221-225
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• 2003

The MFIS-FET(Field Effect Transistor) devices using $BLT/Y_2O_3$ buffer layer on p-Si(100) substrates were fabricated by the Sol-Gel method and conventional memory processes. The crystal structure, morphologies and electrical properties of prepared devices were investigated by using various measuring techniques. From the C-V(capacitance-voltage) data at 5V, the memory window voltage of the $Pt/BLT/Y_2O_3/si$ structure decreased from 1.4V to 0.6V with increasing the annealing temperature from $700^{\circ}C\;to\;750^{\circ}C$. The drain current (Ic) as a function of gate voltages $(V_G)$ for the $MFIS(Pt/BLT/Y_2O_3/Si(100))-FET$ devices at gate voltages $(V_G)$ of 3V, 4V and 5V, the memory window voltages increased from 0.3V to 0.8V as $V_G$ increased from 3V to 5V.