• Title/Summary/Keyword: MUX

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A novel OCDMA based on special chirped fiber Bragg gratings (OCDMA용 광섬유 첩 격자를 이용한 새로운 광 코드 분할 다중화 방식의 구현)

  • 구현덕;김상인;이상배;최상삼;송석호;김필수
    • Proceedings of the Optical Society of Korea Conference
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    • 2001.02a
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    • pp.172-173
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    • 2001
  • 다중 광접속 방법 중 CDMA는 많은 수의 주소(개별 사용자를 위한 채널)를 제공하고 광 패킷 전송 방법에 있어서는 패킷들의 충돌을 피하기 위한 복잡한 장치를 필요로 하지 않는다는 장점을 가지고 있다. LED와 같은 Incoherent 광원을 이용하는 광 CDMA를 위한 여러 가지 광 코드와 암호화 방식이 제안되어 왔으며, 파장/시간 이차원 광 코드를 이용하는 방식은 AWG mux/demux 또는 AWG 라우터를 이용하여 광 코드가 용이하게 구현될 수 있음이 보고된 바 있다. (중략)

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A Virtual Partially Shared Input-Buffered Banyan Switch Based on Multistage Interconnection Networks (MIN(Multistage Interconnection Networks)망을 이용한 가상 입력 버퍼 반얀 스위치 설계)

  • 권영호;김문기;이병호
    • Proceedings of the Korean Information Science Society Conference
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    • 2004.10c
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    • pp.301-303
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    • 2004
  • 현재 ATM 망에서 다양한 형태의 스위치 구조가 제안 되었으며 스위치 구조는 크게blocking 과 nonblocking 스위치로 나눌 수 있다. nonblocking 스위치는 버퍼의 위치에 따라 input queuing, output queuing, shared buffer switch로 나뉘며 그 중에 입력 버퍼형은 하드웨어 구현이 쉬운 장점이 있으나 HOL블로킹으로 인하여 처리 효율이 낮다는 단점이 있다. 본 논문에서는 이러한 입력 버퍼형 ATM 교환기의 문제점을 해결하기 위하여 가상적인 입력버퍼와 MUX를 이용한 입력버퍼형 반얀 스위치 모델을 제안한다.

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Design of a High Speed 4-2 Compressor Architecture (고속 4-2 압축기 구조의 설계)

  • Kim, Seung-Wan;Youn, Hee-Yong
    • Proceedings of the Korean Society of Computer Information Conference
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    • 2014.01a
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    • pp.273-274
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    • 2014
  • 4-2 압축기는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 압축기의 구조를 제안한다. 제안한 구조는 최적화된 XOR-XNOR와 MUX로 구성된다 이 구조는 기존의 구조에 비해 신호 전달시간이 감소하여 고속 연산이 가능한 장점을 갖는다.

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Fabrication and characterization of in-line fiber-optic tunnable attunuator (인라인 가변 광섬유 감쇠기 제작 및 특성 측정)

  • 김효겸;윤대성;문정원;김광택
    • Proceedings of the Optical Society of Korea Conference
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    • 2003.07a
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    • pp.22-23
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    • 2003
  • 광섬유 가변 감쇠기는 광증폭기, add/drop 모듈, Mux/Demux, 광송수신기 등 중요한 광통신 시스템의 입력 및 출력 광신호 레벨을 적절하게 제어하기 위해 요구되는 중요한 소자이다. 가변 감쇠기는 높은 신뢰성, 높은 해상도, 작은 삽입손실, 낮은 편광 및 파장 의존성 손실 등이 요구되어 진다. 가변 광감쇠기는 평면 기판에 형성된 도파로 의 열광학 효과나 전기광학 효과를 이용하는 기법과 MEMS 기술에 기초한 방법이 잘 알려져 있다. (중략)

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Design of a high-speed 4-2 compressor for fast multiplication (고속 곱셈연산을 위한 고속 4-2 compressor 설계)

  • Lee, Sung-Tae;Kim, Jeong-Beom
    • Proceedings of the Korea Information Processing Society Conference
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    • 2009.11a
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    • pp.401-402
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    • 2009
  • 4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 compressor 구조를 제안한다. 제안한 회로는 최적화된 XORXNOR와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 12개 감소하였으며, 지연시간이 32.2% 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

Design of a low-power 4-2 compressor for fast multiplication (고속 곱셈연산을 위한 저 전력 4-2 compressor 설계)

  • Lee, Sung-Tae;Kim, Jeong-Beom
    • Proceedings of the Korea Information Processing Society Conference
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    • 2009.11a
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    • pp.405-406
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    • 2009
  • 4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 저 전력 특성을 갖는 4-2 compressor 구조를 제안한다. 제안한 회로는 한 개의 전가산기와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 14개 감소하였으며, 6.3%의 전력소모가 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

Low-power Design and Implementation of IMT-2000 Interpolation Filter using Add/Sub Processor (덧셈 프로세서를 사용한 IMT-2000 인터폴레이션 필터의 저전력 설계 및 구현)

  • Jang Young-Beom;Lee Hyun-Jung;Moon Jong-Beom;Lee Won-Sang
    • Journal of the Institute of Electronics Engineers of Korea SP
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    • v.42 no.1
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    • pp.79-85
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    • 2005
  • In this paper, low-power design and implementation techniques for IMT-2000 interpolation filter are proposed. Processor technique for DA(Distributed Arithmetic) filter and minimization technique for number of addition in CSD(Canonic Signed Digit) filter are utilized for low-power implementation. proposed filter structure consists of 3 blocks. In the first CSD coefficient block, every possible 4 bit CSD coefficients are calculated and stored. In second processor block, multiplication is done by MUX and addition processor in terms of filter coefficient. Finally, in third shift register block, multiplied values are output and stored in shift register. For IMT-2000 interpolation filter, proposed and conventional structures are implemented by using Verilog-HDL coding. Gate counts for the proposed structure is reduced to 31.57% comparison with those of the conventional one.

A study on FTTH network construction using optical RF overlaid 18 channels Gigabit CWDM-PON system (FTTH 구축을 위한 18채널 광 RF Overlay 방식의 기가비트 CWDM-PON 시스템 연구)

  • Choi Young-Bok;Kim Bo-Gyum;Park Tae-Dong;Kang Dong-Sung;Lee Bong-Wan;Koh Yeon-Wan
    • Journal of the Institute of Electronics Engineers of Korea TC
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    • v.43 no.5 s.347
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    • pp.77-83
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    • 2006
  • In this paper, we designed, constructed and evaluated the system for the FTTH suited to a residence and apartment using CWDM-PON techniques. These systems have capacity to service at 100Mbps rate to 384 users in the same breath. Also, the services include the internet, CATV, IPTV and wireless LAN. In the case of ire network, the data could be transmitted by UTP cable and optical fiber and case of wireless one, the data transmitted using WLAN. The distance between the cental office and the user is 20km and the data rate is 100Mbps maximum. Of course, the optical network used just one fiber optical core. For the basic material, we obtained the characteristics of optical transceiver module, Mux/Demux and transmission qualities depends on the environment.

LOS/LOC Scan Test Techniques for Detection of Delay Faults (지연고장 검출을 위한 LOS/LOC 스캔 테스트 기술)

  • Hur, Yongmin;Choe, Youngcheol
    • The Journal of the Institute of Internet, Broadcasting and Communication
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    • v.14 no.4
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    • pp.219-225
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    • 2014
  • The New efficient Mux-based scan latch cell design and scan test of LOS/LOC modes are proposed for detection of delay faults in digital logic circuits. The proposed scan cell design can support LOS(Launch-off-Shift) and LOC(Launch-off-Capture) tests with high fault coverage and low scan power and it can alleviate the problem of the slow selector enable signal and hold signal by supporting the logic capable of switching at the operational clock speeds. Also, it efficiently controls the power dissipation of the scan cell design during scan testing. Functional operation and timing simulation waveform for proposed scan hold cell design shows improvement in at-speed test timing in both test modes.