• Journal of IKEEE
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• v.14 no.2
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• pp.90-97
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• 2010

The high efficiency power management IC(PMIC) with DTMOS(Dynamic Threshold voltage MOSFET) switching device and DTMOS Error Amplifier is presented in this paper. PMIC is controlled with PWM control method in order to have high power efficiency at high current level. Dynamic Threshold voltage CMOS(DT-CMOS) with low on-resistance is designed to decrease conduction loss. The control parts in Buck converter, that is, PWM control circuits consist of a saw-tooth generator, a band-gap reference circuit, an DT-CMOS error amplifier and a comparator circuit as a block. the proposed DT-CMOS Error Amplifier has 72dB DC gain and 83.5deg phase margin. also Error Amplifier that use DTMOS more than CMOS showed power consumption decrease of about 30%. DC-DC converter, based on Voltage-mode PWM control circuits and low on-resistance switching device is achieved the high efficiency near 96% at 100mA output current. And DC-DC converter is designed with Low Drop Out regulator(LDO regulator) in stand-by mode which fewer than 1mA for high efficiency.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.36D no.10
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• pp.9-16
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• 1999

When the conventional IPD (inter-poly-dielctrics) layer with ONO(oxide-nitride-oxide) structure was used in the Flash EEPROM cell, its data retention characteristics were significanfly degraded because the top oxide of the ONO layer was etched off due to the cleaning process used in the gate oxidation process for the peripheral MOSFETs. When the IPD layer with the ONON(oxide-nitride-oxide-nitride) was used there, however, its data retention characteristics were much improved because the top nitride of the ONON layer protected the top oxide from being etched in the cleaning process. For the modelling of the data retention characteristics of the Flash EEPROM cell with the ONON IPD layer, the decrease of the threshold voltage cue to the charge loss during the bake was here given by the empirical relation ${\Delta}V_t\; = \;{\beta}t^me^{-ea/kT}$ and the values of the ${\beta}$=184.7, m=0.224, Ea=0.31 eV were obtained with the experimental measurements. The activation energy of 0.31eV implies that the decrease of the threshold voltage by the back was dur to the movement of the trapped electrons inside the inter-oxide nitride layer. On the other hand, the results of the computer simulation using the model were found to be well consistent with the results of the electrical measurements when the thermal budget of the bake was not high. However, the latter was larger then the former in the case of the high thermal budger, This seems to be due to the leakage current generated by the extraction of the electrons with the bake which were injected into the inter-oxide niride later and were trapped there during the programming, and played the role to prevent the leakage current. To prevent the generation of the leakage current, it is required that the inter-oxide nitride layer and the top oxide layer be made as thin and as thick as possible, respectively.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.36D no.11
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• pp.56-62
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• 1999

All the cells on the whole memory array or a block of the memory array in the Flash EEPROM's are erased at the same time using Fowler-Nordheim (FN) tunneling. some of the cels are often overerased since the tunneling is not a self-limited process. In this paper, the optimum doping concentration of the floating gate solve the overerase problem has been studied. For these studies, N-type MOSFETs and MOS capacitors with various doping concentrations of the gate polysilicon have been fabricated and their electrical characteristics have been measured and analyzed. As the results of the experiment, it has been found that the overerase problem can be prevented if the doping concentration of the floating gate is low enough (i.e. below $1.3{\times}10^{18}/cm^3$). It is because the potential difference between the floating gate and the source is lowered due to the formation of the depletion layer in the floating gate and thus the erasing operation stops by itself after most of the electrons stored in the floating gate are extracted. On the other hand, the uniformity of the Vt and the gm has been significantly poor if the coping concentration of the floating, gate is too much lowered (i.e. below $1.3{\times}10^{17}/cm^3$), which is believed to be due to nonuniform loss of the dopants from the nonuniform segregation in the floating gate. Consequently, the optimum doping concentration of the floating gate to suppress the overerase problem and get the uniform Vt and has been found to range from $1.3{\times}10^{17}/cm^3$ to $1.3{\times}10^{18}/cm^3$ in the Flash EEPROM.

• Proceedings of the Korean Vacuum Society Conference
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• 2000.02a
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• pp.107-107
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• 2000

최근 반도체 소자의 고집적화 및 대용량화의 경향에 다라 MOSFET 소자 제작에 이동되는 게이트 산화막의 두께가 수 nm 정도까지 점점 얇아지는 추세이고 Giga-DRAM급 차세대 UNSI소자를 제작하기 위해 5nm이하의 게이트 절연막이 요구된다. 이런 절연막의 두께감소는 게이트 정전용량을 증가시켜 트랜지스터의 속도를 빠르게 하며, 동시에 저전압동작을 가능하게 하기 때문에 게이트 산화막의 두께는 MOS공정세대가 진행되어감에 따라 계속 감소할 것이다. 따라서 절연막 두께는 소자의 동작 특성을 결정하는 중요한 요소이므로 이에 대한 정확한 평가 방법의 확보는 공정 control 측면에서 필수적이다. 그러나, 절연막의 두께가 작아지면서 게이트 산화막과 crystalline siliconrksm이 계면효과가 박막의 두께에 심각한 영향을 주기 때문에 정확한 두께 계측이 어렵고 계측방법에 따라서 두께 계측의 차이가 난다. 따라서 차세대 반도체 소자의 개발 및 양산 체계를 확립하기 위해서는 산화막의 두께가 10nm보다 작은 1nm-5nm 수준의 박막 시료에 대한 두께 계측 방법이 확립이 되어야 한다. 따라서, 본 연구에서는 습식 산화 공정으로 제작된 3nm-7nm 의 게이트 절연막을 현재까지 알려진 다양한 두께 평가방법을 비교 연구하였다. 절연막을 MEIS (Medim Energy Ion Scattering), 0.015nm의 고감도를 가지는 SE (Spectroscopic Ellipsometry), XPS, 고분해능 전자현미경 (TEM)을 이용하여 측정 비교하였다. 또한 polysilicon gate를 가지는 MOS capacitor를 제작하여 소자의 Capacitance-Voltage 및 Current-Voltage를 측정하여 절연막 두께를 계산하여 가장 좋은 두께 계측 방법을 찾고자 한다.다. 마이크로스트립 링 공진기는 링의 원주길이가 전자기파 파장길이의 정수배가 되면 공진이 일어나는 구조이다. Fused quartz를 기판으로 하여 증착압력을 변수로 하여 TiO2 박막을 증착하였다. 그리고 그 위에 은 (silver)을 사용하여 링 패턴을 형성하였다. 이와 같이 공진기를 제작하여 network analyzer (HP 8510C)로 마이크로파 대역에서의 공진특서을 측정하였다. 공진특성으로부터 전체 품질계수와 유효유전율, 그리고 TiO2 박막의 품질계수를 얻어내었다. 측정결과 rutile에서 anatase로 박막의 상이 변할수록 유전율은 감소하고 유전손실은 증가하는 결과를 나타내었다.의 성장률이 둔화됨을 볼 수 있다. 또한 Silane 가스량이 적어지는 영역에서는 가스량의 감소에 의해 성장속도가 둔화됨을 볼 수 있다. 또한 Silane 가스량이 적어지는 영역에서는 가스량의 감소에 의해 성장속도가 줄어들어 성장률이 Silane가스량에 의해 지배됨을 볼 수 있다. UV-VIS spectrophotometer에 의한 비정질 SiC 박막의 투과도와 파장과의 관계에 있어 유리를 기판으로 사용했으므로 유리의투과도를 감안했으며, 유리에 대한 상대적인 비율 관계로 투과도를 나타냈었다. 또한 비저질 SiC 박막의 흡수계수는 Ellipsometry에 의해 측정된 Δ과 Ψ값을 이용하여 시뮬레이션한 결과로 비정질 SiC 박막의 두께를 이용하여 구하였다. 또한 Tauc Plot을 통해 박막의 optical band gap을 2.6~3.7eV로 조절할 수 있었다. 20$0^{\circ}C$이상으로 증가시켜도 광투과율은 큰 변화를 나타내지 않았다.부터 전분-지질복합제의 형성 촉진이 시사되었다.이것으로 인하여 호화억제에 의한 노화 방지효과가 기대되었지만 실제로 빵의 노화는 현저히 진행되었다