• Proceedings of the Korean Information Science Society Conference
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• 2004.04a
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• pp.427-429
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• 2004

최근 광대역 멀티미디어 서비스에 대한 관심이 HD(High Density)방송의 시작과 함께 고조되고 있다. WPEG(Moving Picture Experts Group) HD 방송 채널을 수용하기 위해서 요구되는 방송대역은 20Mbps로 현재 가입자 망으로 한계를 가지고 있다. 궁극적인 해결 방안으로 FTTH(Fiber To The Hone) 광 가입자망이 논의되고 있다. 광 가입자 망의 유력한 방법중의 하나가 Gigabit Ethernet PON으로 IEEE(Institute of Electrical and Electronics) 802.3 EFH(Ethernet First Mile) AH Group을 중심으로 표준화 진행 중에 있다. IEEE 802.3 EFM AH Group에서는 가입자 망 장애에 대한 Protection 링크 이중화가 고려되고 있지 않아 본 논문에서 Gigabit Ethernet PON에서 링크 이중화 방법을 제시 하고자 한다.

• ETRI Journal
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• v.14 no.3
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• pp.31-44
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• 1992

본 논문은 실시간 정보전송을 위한 고속통신시스팀의 요구사항을 제시하며, 한국전자통신연구소에서 구성한 화상, 음성 등의 실시간 정보전송이 가능한 고속통신 플랫폼의 구조를 기술하고 이를 실험적으로 분석한다. 본 플랫폼을 통해 그래픽, 문자뿐만 아니라, 화상, 음성 등의 통합된 정보가 100Mbps의 고속통신망인 FDDI상에서 실시간 전송이 가능함을 보임으로써, 기존 FDDI 통신망을 이용하여, 사용자에게 멀티미디어통신 서비스가 제공될 수 있는 가능성을 제시하였다. 또한 본 플랫폼은 고속통신환경에 적합한 프로토콜의 동작기능 및 성능을 실험환경에서 분석하기 위한 도구로 사용함으로써, 고속통신 정보통신표준(안)의 효율적인 개발 및 이의 국제화 추진에 활용될 예정이다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2002.11a
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• pp.766-769
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• 2002

In this paper, we propose new orthogonal modulation method to enhance the performance of CCK adapted in 802.l1b WLAN. To maintain the orthogonality of codewords produced by CCK modulator, we devide 256 codewords into 8 subset by trellis coding and codewords On a subset are orthogonal each other. In result, this method restricts maximum data rate to 9.625Mbps, however, it is better about 1.5dB than original UK modulation at BER 10$^{-5}$ .

• The Journal of Information Technology
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• v.5 no.2
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• pp.47-54
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• 2002

OFDM ambient noise and entrain error that this research proposes in IEEE 802.11g, use 256-State 2/3 binary scale Convoulutional 8-PSK Modulations, FEC coding, PBCC and did speed of 12 Mbpses that belong on category of 5 GHzs Band FHSS way so that can be applied in 20 Mbpses DSSS'S generalization that is establishing Pyojunan in current IEEE embodying transmission device model who operate with the equal speed from 2.4 GHzs ISM Band important duty to DSSS way.

• Proceedings of the KIEE Conference
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• 2007.10a
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• pp.233-234
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• 2007

과거에는 하나의 제어시스템을 구축하기 위해서는 여러 개의 주변소자를 접목시켜서 구현해 왔다. 하지만 근래에 들어서 소형화, 간략화를 통해 계속해서 원 칩 마이크로프로세서의 사용이 늘고 있으며, 통신방식으로는 가장 주목 받고 있는 통신 방식은 이더넷 통신이다. 이더넷은 하나 하나의 시스템이 거미줄처럼 연결되어 결론적으론 하나의 커다란 묶음으로 묶여있는 시스템이다. 때문에 세계 그 어느 장소든지 이더넷에 연결된 시스템은 지구 반대편의 시스템과도 연결이 가능하다. 이더넷을 통해 연결된 시스템은 최대 100Mbps의 빠른 속도로 복수 객체의 동시제어가 가능한 이유등으로 가장 많이 사용되는 추세이다. 본 논문에서는 DSP를 이용하여 3상 AC모터의 속도 제어시스템을 구성하고 이더넷을 통하여 원격제어 및 각 변수의 변화하는 값을 원격 모니터링 하고자 한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.05a
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• pp.151-153
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• 2016

80/128-비트 마스터키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하는 PRESENT 경량 블록암호 프로세서를 설계하고, Virtex5 FPGA에 구현하여 정상 동작함을 확인하였다. PRESENT 크립토 프로세서를 $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과 8,237 GE로 구현되었으며, 최대 434 MHz 클록으로 동작하여 868 Mbps의 성능을 갖는 것으로 예측되었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2015.10a
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• pp.409-411
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• 2015

본 논문은 128/192/256-비트의 마스터키 길이를 지원하는 경량 블록 암호 알고리즘 CLEFIA-128/192/256의 FPGA 설계에 대하여 기술한다. 라운드키 생성을 위한 중간키 생성과 라운드 변환이 단일 데이터 프로세싱 블록으로 처리되도록 설계하였으며, 변형된 GFN(Generalized Feistel Network) 구조와 키 스케줄링 방법을 적용하여 데이터 프로세싱 블록과 키 스케줄링 블록의 회로를 단순화시켰다. Verilog HDL로 설계된 CLEFIA 크립토 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 1,563개의 LUT FilpFlop pairs로 구현되었으며, 최대 112 Mhz 81.5/69/60 Mbps의 성능을 갖는 것으로 예측되었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2018.10a
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• pp.19-20
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• 2018

This paper distinguish between the types of LANs used to connect the internet used by many in the fourth industrial era and compare speeds. 802.11 is fastest and it's running at 300Mbps. And second fastest is running at 54Mbps. In compare second, 802.11n is faster second at six times. So we can prediction the wireless lan's transmission speed will be faster in future.

• The Transactions of the Korea Information Processing Society
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• v.7 no.1
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• pp.306-312
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• 2000

In this paper, the efficient architecture of small Reed-solomon architecture is suggested. Here, 3-stage pipeline is adopted. In decoding, error-location polynomials are obtained by BMA using fast iteration method, and syndrome polynomials, where calculation complexity is required, are obtained by parallel calculation using ROM table, and the roots of error location polynomial are calculated by ROM table using Chein search algorithm. In the suggested decoder, it is confirmed that 3 symbol random errors can be corrected and 124Mbps decoding rate is obtained using 25 Mhz system clock.

• ETRI Journal
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• v.13 no.3
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• pp.3-13
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• 1991

본 논문에서는 FDDI(Fiber Distributed Data Interface) 프로토콜의 성능분석을 위한 시뮬레이션 모델을 제안하며, 그 활용방안을 제시하였다. FDDI는 ANSI의 X3T9.5 위원회를 통해 표준화가 진행되어 온 프로토콜로서, 광섬유를 전송매체로 하여 100 Mbps의 전송속도에서 동작하는 고속 근거리망이다. FDDI는 IEEE 802.5 표준인 토큰 링 방식을 기초로 하였지만, 광섬유 링크상에서의 고속 데이터 전송을 가능케하기 위하여 기존의 토큰 링 방식에 존재하지 않는 TTR(Timed Token Rotation) 프로토콜을 사용한다. 본 논문에서는 동기 및 비동기 프레임의 전송 지연시간, 큐의 평균 길이, 전송된 프레임의 수(공정성), FDDI의 실시간 특성, 프레임 처리율,FDDI 토큰링의 효율 등을 측정하여 FDDI 토큰링의 성능을 분석하고 이에 따른 활용방안을 제시하였다.