• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1987년도 한국자동제어학술회의논문집; 한국과학기술대학, 충남; 16-17 Oct. 1987
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• pp.198-202
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• 1987

The regulator problem can be considered as some impulsive disturbance rejection one. In this point of view, the rate of decay is one of important factors for regulation and depends on how negative the real parts of the eigenvalues of closed-loop system. The algorithm that the closed-loop system has eigenvalues lying within a vertical. strip is useful for rapid disturbance rejection. This paper presents a design method for a linear quadratic regulator of two-time scale system with eigenvalues in a vertical strip by use of time-scale separation property.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2001년도 ICCAS
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• pp.61.2-61
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• 2001

The purpose of the initial alignment of a SDINS is to get a coordinate transformation matrix from the body frame to the navigation frame. The initial alignment is one of the most important processes in the navigation system since its error has a large influence on the navigation solution. In this paper, a real-time initial alignment algorithm for the SDINS is developed using the Kalman filter. The steady state error analysis is performed for the developed Kalman filter technique and the gyrocompass loop method. The performance of the developed alignment method is compared with the gyrocompass loop method through the real-time alignment experiments.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(1)
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• pp.209-212
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• 2000

In this paper, effect of imperfect power control on performance of a pseudonoise (PN) code tracking loop is analyzed and simulated for a direct-sequence/code-division multiple access (DS/CDMA) system. The multipath fading channel is modeled as a two-ray Rayleigh fading model. Power control error is modeled as a log-normally distributed random variable. The tracking performance of DLL (delay-locked-loop) is evaluated in terms of tracking jitter and mean-time-to-lose-lock (MTLL). From the simulation results, it is shown that the PN tracking performance is very sensitive to the power control error.

• 융합정보논문지
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• 제9권8호
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• pp.45-52
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• 2019

본 논문에서는 다양한 실시간 이더넷 프로토콜에 쉽게 적용할 수 있는 폐루프 스테핑 모터 드라이브를 개발하는 방법을 제안한다. 제안 방법은 다양한 유형의 실시간 이더넷 프로토콜에 공용으로 재사용할 수 있는 모터 드라이브 모듈과 각 실시간 이더넷 프로토콜마다 개발되는 통신 인터페이스 모듈로 나누어진다. 또한 계층적 구조를 사용하여 모션 제어알고리즘을 다양한 실시간 이더넷 프로토콜과 모션 프로파일에 독립적으로 재사용할 수 있도록 하였다. 제안하는 방법을 검증하기 위해 EtherCAT 및 Mechatrolink III를 활용하여 폐루프 모터 드라이브를 개발하였으며, 실시간 이더넷 기반에서 정상적으로 제어되는 것을 확인하였다. 개발한 EtherCAT 및 Mechatrolink III의 실시간 통신 성능을 확인하기 위해 Cycle time을 측정하였으며, 그 결과 32개의 모터 드라이브를 연결한 경우 EtherCAT이 Mechatrolink III 보다 7.5배 정도 더 빠른 것을 확인하였다.

• 전자공학회논문지A
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• 제31A권10호
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• pp.21-30
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• 1994

We discussed the Distributed Control System's design on preface and analyzed time of the real-time communication by using designed system. The DCS proposed in this thesis was implemented to network file system having recovery advantage and shared memory method to access file system of a Remote Station with ease. Also, this system minimized the network delay-time by using the real-time VME147 board. In implemented DCS, the performance analysis of real-time process of a Remote Station was done to get the total time for reak-tune communication from a Remote Station to the Central Station after terminating of process. For the analysis of system performance, we experiented by three steps. Firstly, we measuredthe processing the of LOOP function that real-time CPU convertes to-2,500~10.000 values from the input data of the Analog Interface Card. Secondly, we measured the processing time of the LOGIC function and the LOOP function. Lastly, we measured total processing time for communication from a Remote Station to the Centrol Station.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.401-404
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• 2015

본 논문에서는 UHD급 영상의 실시간 처리를 위한 고성능 HEVC(High Efficiency Video Coding) In-loop Filter 부호화기의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러로 발생하는 화질 열화 문제를 해결하기 위해 Deblocking Filter와 SAO(Sample Adaptive Offset)로 구성된 In-loop Filter를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조에서 Deblocking Filter와 SAO는 수행시간 단축을 위해 $32{\times}32CTU$를 기준으로 2단 하이브리드 파이브라인 구조를 갖는다. Deblocking Filter는 10단계 파이프라인 구조로 수행되며, 메모리 접근 최소화 및 참조 메모리 구조의 단순화를 위해 효율적인 필터링 순서를 제안한다. 또한 SAO는 화소들의 분류와 SAO 파라미터 적용을 2단계 파이프라인 구조로 구현하고, 화소들의 처리를 간소화 및 수행 사이클 감소를 위해 두 개의 병렬 Three-layered Buffer를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 0.13um CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 205K개의 게이트로 구현되었다. 또한 110MHz의 동작주파수에서 4K UHD급 해상도인 $3840{\times}2160@30fps$의 실시간 처리가 가능하다.

• 대한전자공학회논문지TC
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• 제45권12호
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• pp.13-19
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• 2008

본 논문에서는 4개의 송신 안테나를 사용하는 새로운 폐루프 직교 시공간 블록 부호 (Closed Loop Orthogonal Space-Time Block Code) 기법을 제안하고 기존의 폐루프 기법들과 비트오율 (Bit Error Rate; BER) 성능을 비교한다. 제안된 기법은 송신기에서 폐루프 기법을 통하여 채널 정보를 귀환받고 심벌 결합기를 통해 변조 심벌들을 결합한 후 시공간 블록 부호화하여 송신 안테나로 전송한다. 그 결과, 제안된 기법은 기존의 폐루프 시공간 블록 부호 기법에 비해 귀환된 채널 정보를 보다 효율적으로 이용함으로써 최대의 채널 이득을 획득하는 동시에 full-rate을 만족한다. 또한 채널 행렬이 직교하므로 수신 심벌에 대한 선형적인 복호가 가능하며 수신기는 낮은 복호 복잡도를 갖게 된다. 모의실험 결과, 제안된 기법은 기존의 폐루프 기법들과 비교하여 성능 향상을 보임을 알 수 있다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2001년도 Proceedings ICPE 01 2001 International Conference on Power Electronics
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• pp.184-188
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• 2001

In this paper, a new fully digital control method for single-phase UPS inverter, which is based on the double control loop such as the outer voltage control loop and inner current control loop, is proposed. The inner current control loop is designed and implemented in the form of internal model control and takes the presence of computational time-delay into account. Therefore, this method provides an overshoot-free reference-to-output response. In the proposed scheme, the outer voltage control loop employing P controller with resonance model implemented by a DSP is introduced. The proposed resonance model has an infinite gain at resonant frequency, and it exhibits a function similar to an integrator for AC component. Thus the outer voltage control loop causes no steady state error as regard to both magnitude and phase. The effectiveness of the proposed control system has been demonstrated by the simulation and experimental results respectively.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2000년도 전력전자학술대회 논문집
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• pp.163-167
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• 2000

This paper presents the digital control of single-phase power factor correction(PFC) converter which has the variable gain according to the condition of inner control loop error. Generally the gain of inner current control loop in single-stage PFC converter has a constant magnitude. This has a bad influence on the power factor because current loop doesn't operate smoothly in the condition that input voltage is low In particular a digital controller has more time delay than an analog controller and degrades This drops the phase margin of the total digital PFC system,. It causes the problem that the gain of current control loop isn't increased enough. In addition the oscillation happens in the peak value of the input voltage open loop PFC system gain changes according to ac input voltage. These aspects make the design of the digital PFC controller difficult The digital PFC controller presented in this paper has a variable gain of current control loop according to input voltage. The 1kW converter was used to verify the efficiency of the digital PFC controller.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.333-336
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• 2000

Modem standard CMOS process technology suffer from so large amount of PVT i.e process, voltage and temperature variation over 30% of its desired value that accurate resistor value is hard to be achieved. A filter using switched-capacitor(SC) circuit has a time constant proportional to relative capacitor area ratio rather than its absolute value. If the PLL's loop filter were made out of SC circuit, there could be much less PVT variation problem. Furthermore, programmability on the loop filter can be achieved In this paper, we present the PLL with SC loop filter. The accuracy provided by SC filter would be helpful to enhance PLL's locking behaviour.