• ETRI Journal
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• 제42권6호
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• pp.912-921
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• 2020

Quantum-dot cellular automata (QCA) is an alternative complementary metal-oxide-semiconductor (CMOS) technology that is used to implement high-speed logical circuits at the atomic or molecular scale. In this study, an optimal 2-to-4 decoder in QCA is presented. The proposed QCA decoder is designed using a new formulation based on the MV32 gate. Notably, the MV32 gate has three inputs and two outputs, which is equivalent two 3-input majority gates, and operates based on cellular interactions. A multilayer design is suggested for the proposed decoder. Subsequently, a new and efficient 3-to-8 QCA decoder architecture is presented using the proposed 2-to-4 QCA decoder. The simulation results of the QCADesigner 2.0.3 software show that the proposed decoders perform well. Comparisons show that the proposed 2-to-4 QCA decoder is superior to the previously proposed ones in terms of cell count, occupied area, and delay.

• International Journal of Advanced Culture Technology
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• 제10권3호
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• pp.332-338
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• 2022

The article presents a concept of designing a Multiplexer circuit which acts as a "Selector" and that becomes capable to select different speed created at different TTL Gate configurations; Standard TTL(Normal Speed), High Speed TTL(High Speed), Schottky TTL(Super High Speed) and further connect the selected Gate speed to the CAR shape created using C-Programming at Computer Graphics and finally CAR shape display at different speed to the color TV. The Multiplexer supporting efficient and more reliable selection criteria using "Logical based selection criteria" and further the output from multiplexer is provided to CAR shape created using c-programming and finally CAR shape is display to color TV system. Basic purposes and assumptions regarding the design and development of this system as well as a description of its operation have been presented.

• 한국통신학회논문지
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• 제19권11호
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• pp.2199-2214
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• 1994

ATM 망이 가진 장점을 충분히 살릴 수 있기 위해서는 ATM 망 자원에 대한 체계적이고 효과적인 관리 및 제어가 필수적이다. 망 설계 시점과 다른 유동적인 망 환경에 능동적으로 대응하기 위해 ATM 망은 기존의 회선 교환망에서의 망 설계 및 계획, 호 라우팅 방법 외에 논리적 가상 경로 재구성 기능을 제공한다. 가상 경로 재구성 기능을 적절하게 이용하면 유동적인 망 운영 환경에서 망 설계 및 계획, 호 라우팅 문제를 보다 유연하게 해결할 수 있다. 그러나 ATM망에서 가상 경로를 이용한 망 재구성은 가상 경로 연결 종점 기능을 갖는 노드쌍의 선정, 두 가상 경로 연결 노드간의 가상 경로 라우팅, 가상 경로 대역폭 할당, 가상 채널 라우팅 등을 고려해야 하는 복잡하고 어려운 문제이다. 대부분의 기존 연구는 가상 경로 망 재구성 문제 전체 영역중 일부분만을 고려하여 망 재구성 문제를 접근하였다. 본 논문에서는 가상 경로 망 재구성의 전반적 요소들을 고려하여 ATM 망 재구성 문제를 수학적으로 모델링 하였다. 제시한 수학적 모델은 매우 복잡한 형태이므로 가능한 해결 방안으로 최대 최소 접근 방식의 발견적 알고리즘을 제시하였다.

• 문화기술의 융합
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• 제9권6호
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• pp.967-971
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• 2023

최근에는 다양한 플랫폼 서비스가 인공지능을 활용하여 제공되고 있으며, 그 중 하나로 ChatGPT는 대량의 데이터를 자연어 처리하여 자가 학습 후 답변을 생성하는 역할을 수행하고 있다. ChatGPT는 IT 분야에서 소프트웨어 프로그래밍 분야를 포함하여 다양한 작업을 수행할 수 있는데, 특히 프로그램을 대표하는 C언어를 통해 간단한 프로그램을 생성하고 에러를 수정하는데 도움을 줄 수 있다. 이러한 능력을 토대로 C언어를 기반으로 만들어진 하드웨어 언어인 베릴로그 HDL도 ChatGPT에서 원활한 생성이 예상되지만, 베릴로그 HDL의 합성은 명령문들을 논리회로 구조 형태로 생성하는 것이기에 결과물들의 정상적인 실행 여부를 확인해야 한다. 본 논문에서는 용이한 실험을 위해 규모가 적은 논리회로들을 선택하여 ChatGPT에서 생성된 디지털회로와 인간이 만든 회로들의 결과를 확인하려 한다. 실험 환경은 Xilinx ISE 14.7로 모듈들을 모델링하였으며 xc3s1000 FPGA칩을 사용하여 구현하였다. 구현된 결과물을 FPGA의 사용 면적과 처리 시간을 각각 비교 분석함으로써 ChatGPT의 생성물과 베릴로그 HDL의 생성물의 성능을 비교하였다.

• 전자공학회논문지CI
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• 제43권4호
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• pp.23-30
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• 2006

본 논문은 $LiNbO_3$ 광스위칭 소자를 이용한 광컴퓨터 시스템인 SPOC(Stored Program Optical Computer)의 제어 동작의 문제점을 개선한 회로를 설계하고 검증한다. SPOC의 메모리는 DLM(Delay Line Memory) 구조이고, 오퍼런드가 필요 없는 명령어도 메모리 접근 과정을 수행하기 때문에 메모리 접근에 많은 시간이 소요되는 문제점이 있다. 또한 원하는 연산만을 선택하여 수행할 수 없기 때문에 산술논리장치에서 불필요한 연산이 많이 수행된다. 따라서 본 논문에서는 오퍼런드를 찾기 전에 미리 명령어를 해독함으로써 오퍼런드가 필요 없는 명령어의 메모리 접근을 제거하도록 회로를 개선한다. 또한 산술논리장치내의 모든 연산회로에 오퍼런드를 보내지 않고 특정 연산회로에만 오퍼런드를 보냄으로써 불필요한 연산을 줄인다. 그리고 DIR(Dual Instruction Register) 구조를 제시하여 전체 프로그램의 실행시간을 최소화한다.

• 한국정보통신학회논문지
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• 제10권2호
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• pp.321-327
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• 2006

이 논문은 완전설계와 반주문설계 ASIC(Application Specific Integrated Circuit)을 설계 할 때 트랜지스터 수준에서 ad-hoc 기술을 사용한 저전력 고속의 명령어들 설계에 대한 것이다. 제안된 설계는 상위 수준은 Verilog-HDL을 사용하여 검증을 하였고, 논리적 정확성을 화인하기 위하여 ModelSim을 사용하여 시뮬레이션 하였다. 그리고 레이어 수준은 $0.25{\mu}m$ 기술을 사용하는 LASI를 사용하여 시험하였고, Win-spice 시뮬레이션 환경에서 시간 특성을 분석하였다. 시험을 한 결과에 의하면 RISC와 CISC와 같은 범용 프로세서는 전력 소모를 최대 $35\%$까지 감소되었다. 그리고 전파 지연이 많이 감소되었고 CPU의 반입과 수행 사이클의 빈도수가 증가됨에 따라 연산의 전체 빈도수가 증가되었다.

• 한국산학기술학회논문지
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• 제17권5호
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• pp.269-274
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• 2016

본 연구는 호퍼와 같은 공정에서 필연적으로 발생하는 스케일 또는 막힘 현상을 방지하기 위해 적용할 수 있는 저주파 전자해머 구동 시스템의 개발에 관한 것이다. 전자기계식 hammering 구동 방식은 진동과 충격량을 동시에 발생시키는 방식으로, 본 논문에서는 전자해머의 특성을 고찰하기 위하여 전자해머에 장착된 직/병렬 스프링 상수 해석을 하였고 발생에너지는 E코어에 부착된 스프링 상수가 모두 같을 경우에 계산된 등가 스프링 상수와 E코어와 I코어 사이의 동작 변위의 곱으로 계산할 수 있음을 보였다. 또한 전자해머의 충격량을 최대화하기 위하여 맥동파 구동 알고리즘을 적용하였으며, 이 알고리즘은 논리 AND 연산과 마이크로 콘트롤러(atmega128)의 타이머 인터럽트와 PWM 기능을 사용하여 구현하였다. 전자해머의 구동회로는 IGBT로 구성된 H-브리지 방식으로 설계하였고, 가속도계 측정법으로 개발한 전자 해머 시스템의 성능을 검증하였다. 실험 결과 제안한 시스템이 기계적 에너지를 양호하게 발생시킬 수 있으며, 호퍼와 같은 공정에 적용할 수 있음을 보였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.65-78
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• 2017

Single Event Transient has a critical impact on highly integrated logic circuits which are currently common in various commercial and consumer electronic devices. Reliability against the soft and intermittent faults will become a key metric to evaluate such complex system on chip designs. Our previous work analyzing soft errors was focused on parallelizing and optimizing error propagation procedures for individual transient faults on logic and sequential cells. In this paper, we present a new propagation technique where a fault binary decision diagram (BDD) continues to merge every new fault generated from the subsequent logic gate traversal. BDD-based transient fault analysis has been known to provide the most accurate results that consider both electrical and logical properties for the given design. However, it suffers from a limitation in storing and handling BDDs that can be increased in size and operations by the exponential order. On the other hand, the proposed method requires only a visit to each logic gate traversal and unnecessary BDDs can be removed or reduced. This results in an approximately 20-200 fold speed increase while the existing parallelized procedure is only 3-4 times faster than the baseline algorithm.

• 한국통신학회논문지
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• 제13권2호
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• pp.160-170
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• 1988

본 논문에서는 토큰 링 방식을 기준으로하는 Star형 근거리 통신망을 구성하기 위하여 마이크로프로세서를 이용한 out board방식의 망접속 장치와 집중기의 하드웨어 및 소프트웨어 개발에 관하여 기술하고 있다. 망 접속 장치에는 직렬방식 및 병렬방식의 터미널을 최대 4까지 접속할 수 있으며, 입출력 데이터의 PAD 기능을 갖고 있어 어떠한 방식의 터미널도 접속이 가능하다. 또, 집중기에는 논리적 스위치 회로를 두어 고장난 망 접속장치를 우회 통과시켜 통신이 중단되지 않도록 하며, 데이터 전송시 송신밑 수신측 망 접속 장치사이를 직접 접속하는 Star형 근거리 통신망을 구성하여 송신및 수신측 망 접속 장치를 제외한 다른 망 접속 장치에서의 통과 지연을 줄이므로서 처리율 향상을 도모하였으며, 근거리 통신망 시스템의 구성은 각 기능별로 모듈화되어 기능 확장이나 방식 변경이 용이하다.

• 대한전자공학회논문지
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• 제27권3호
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• pp.131-136
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• 1990

본 논문에서 게이트레벨 회로의 논리 최적화를 위한 논리적 redundancy조사를 가속화하는 새로운 방법을 제안한다. 게이트레벨 회로의 redundancy 조사문제는 테스트패턴 생성문제와 마찬가지로 유한상태 탐색문제로서, 그 실행시간이 탐색의 크기에 의존한다. 본 논문에서는 효율적인 탐색을 위해, '동적 head line'과 'mandatory 할당' 방법을 제안한다. 동적 head line은 redundancy조사과정에서 동적으로 변경되어, 탐색에서의 backtracking 수를 감소기키며, mandatory 할당은 불필요한 할당을 피할 수 있어 탐색의 크기를 줄인다. 특히 이들 방법은 기존의 테스트패턴 생성문제에서 사용한 방법과는 달리, 회로 최적화에 따른 회로의 변경에 영향을 받지 않고 사용된다. 또한, 이들 방법을 기존의 redundancy 조사시스템에 실현하여, 그 유효성을 보인다.