• 정보처리학회논문지A
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• 제16A권1호
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• pp.9-16
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• 2009

그리드 시스템은 넓은 지역에 분산되어 있는 이질적인 자원들로 구성되어 있어서 가까운 지역에 비교적 동질적이고 통제가 가능한 자원들을 대상으로 하는 전통적 병렬시스템의 스케줄링 알고리즘으로는 효율적인 작업처리가 불가능하다. 본 논문에서는 그리드 시스템의 특성을 반영한 알고리즘을 제안하기 위해 기존의 스케줄링 알고리즘에서 사용하고 있는 정보의 종류에 초점을 두고 선행연구에서 제안된 알고리즘들을 비교 분석하여 개선할 수 있는 요소들을 도출하였다. 알고리즘들을 비교 분석한 결과 프로세서의 수나 성능과 같은 자원의 정적 정보가 스케줄링 알고리즘에 유용하게 사용될 수 있으며, 처리속도가 극단적으로 느리거나 사용이 불가능한 자원을 회피하기 위한 수단이 필요하고, 비교적 장시간 처리를 하는 그리드의 특성상 자원의 실시간 부하정보를 이용하는 경우 효용성이 떨어지는 것을 확인할 수 있었다. 본 논문에서는 이러한 분석 결과를 바탕으로 WQR(Workqueue Replication) 알고리즘의 논리에 정적 자원정보를 고려하도록 개선한 새로운 알고리즘(WQRuSI)을 제안하였으며, 시뮬레이션을 통하여 새로운 알고리즘의 성능이 우수함을 확인하였다.

• 한국통신학회논문지
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• 제30권1A호
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• pp.104-112
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• 2005

본 논문에서는 고속, 저전력 8-비트 ADC를 설계하는 기법들을 제안하였다. 비교적 적은 전력 소모를 가지면서 고속으로 동작 시키기 위해 기존의 파이프라인 구조인 MDAC를 이용한 폐쇄형 구조 대신에 개방형 구조를 채택하였다. 또한 Distributed THA와 캐스캐이드 형태의 구조를 이용하여 높은 샘플링 속도에 최적화 하였다. 제안한 각 단의 크로싱 지점을 판별하는 기법은 증폭기의 개수를 줄일 수 있도록 함으로서 저전력과 좁은 면적의 ADC 구현을 가능하게 하였다. 모의 실험 결과 500-MHz의 샘플링 속도와 1.8V 전원 전압에서 테스트에 필요한 디지털 회로까지 포함, 210mW의 전력을 소비함을 확인 할 수 있었다. 또한 1.2Vpp(Differential) 입력 범위와 200-MHz까지의 입력 주파수에서 8-비트에 가까운 ENOB를 가짐을 볼 수 있었다. 설계된 ADC는 $0.18{\mu}m$ 6-Metal 1-Poly CMOS 공정을 이용, $900{\mu}m{\times}500{\mu}m$의 면적을 차지한다.

• 디지털콘텐츠학회 논문지
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• 제18권3호
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• pp.607-612
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• 2017

최근 많이 활용되고 있는 라즈베리파이 기반 임베디드 시스템 구축에 있어 사용자는 회로에 대한 이해, 하드웨어 비용 측면에서 어려움을 갖는다. 본 논문은 이러한 시스템을 가상으로 테스트하는 솔루션을 제안한다. 솔루션은 사용자가 실제 회로를 구성하듯이 가상의 공간에 모듈을 배치하고 선을 연결하는 등, 회로를 구성하고 동작을 테스트할 수 있으며 회로편집기, 인터프리터, 시뮬레이터의 세 가지 요소로 구성되어 있고 전체 9개의 모듈을 제공한다. 각 모듈은 제조사에서 제공하는 데이터시트와 제원을 바탕으로 실제 회로 테스트를 거쳐 추상화하였다. 솔루션은 프로토 타입이지만 품질수준을 높인다면 비용절감과 학습, 교육 측면에서 유용할 것이며 이를 위해서, 전기 물리엔진의 구현, 실제 보드로 포팅이 가능한 수준의 인터프리터, 시뮬레이션 로직의 일반화가 필요하다.

• 대한전자공학회논문지SD
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• 제44권7호통권361호
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• pp.45-53
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• 2007

본 논문에서는 실시간 HD급 영상($1920{\times}1080@30fps$) 처리를 위한 효율적인 CAVLC (Context-based Adaptive Variable Length Code) 부호화기의 하드웨어 구조를 제안한다. 기존에 제안되었던 CAVLC 하드웨어 구조들은 CAVLC 부호화를 위해 필요한 $4{\times}4$ 블록내의 정보들을 구하기 위해서 16개의 계수들을 모두 탐색하면서 zigzag scanning을 하였다. 그러나 zigzag 방향으로 정렬 된 계수들 중 '0'이 아닌 마지막 계수 이후에 존재하는 '0'의 열은 CAVLC 부호화를 하는데 있어 불필요한 계수들이다. 본 논문에서는 이러한 불필요한 연산을 줄이기 위해서 계수 위치 탐색 기법과 레벨 순차 정렬 기법을 제안한다. 제안된 구조를 적용하여 실험한 결과, 하나의 매크로블록을 처리하는 평균 클럭 수(Cycles/MB)는 기존 방식보다 약 23%가 줄었다. 제안된 CAVLC 하드웨어 구조는 Verilog HDL을 사용하여 하드웨어로 설계 및 검증되었다. 0.18um 표준 셀 라이브러리로 합성한 결과 16.3k 게이트를 가졌고, HD급($1920{\times}1080@30fps$) 영상을 기준으로 했을 경우 81MHz에서 동작할 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권5호
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• pp.66-76
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• 2000

본 논문은 가요반주기의 OSD(On Screen Display)에 필요한 영상· 자막처리 ASIC의 설계에 관한 내용을 기술한다. 기존의 자막처리는 범용 DSP를 이용하여 소프트웨어적으로 처리되었으나, 본 논문에서는 하드웨어 비용을 절감할 수 있는 ASIC을 설계하였다. 설계된 자막처리 ASIC의 주요기능은 외부로부터 명령코드와 함께 영상 및 자막 데이터를 받아 여러 영상효과를 가하여 화면으로 출력하는 것이다. 전체적인 설계는 Compass tool에서 schematic으로 설계되었고 부분적으로 VHDL로 코딩하였다. 설계된 ASIC은 로직 시뮬레이션을 통하여 일차적으로 검증한 후, FPGA를 이용하여 실제 시스템에 응용하여 최종 점검을 하였다. 칩은 0.8㎛ CMOS 공정을 활용하여 제작하였으며, 제작된 칩은 가요 반주기에서 원하는 기능을 수행하는 것을 확인하였다.

• 한국음향학회지
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• 제13권2호
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• pp.76-85
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• 1994

정체형 칼만필터와 간단한 음성-비음성 판별알고리즘을 사용하여 비정체형 유색잡음을 감쇠시키는 방법을 제안하였다. 종래의 잡음감쇠알고리즘들이 대부분 백색 또는 정체형 잡음을 다룬데 비하여 본 연구는 대부분의 실제 잡음환경, 즉, 비백색 비정체성 잡음을 다루었다는 점이 다르다. 잡음감쇠기로서는 AR모델에 의거한 백터형 칼만필터를 사용하였고, 음성/비음성 판별에는 단구간에너지의 임계값논리를 사용하였다. 칼만필터에 필요한 잡음의 계수는 비음성구간에서 추산하였고, 음성의 계수는 EM반복법을 적용하여 추산하였다. 실험결과는 신호대 잡음비와 청취테스트로 제시하였다. 차량잡음을 사용한 실험결과, 비음성구간의 배경잡음은 거의 완전히 제거할 수 있었고, SNR이 0dB내지 -5dB로 낮아짐에 따라 왜곡이 심화 되는 경향을 보였으나, 음성의 명료도를 저하시키지는 않았다.

• 한국통신학회논문지
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• 제27권7C호
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• pp.712-722
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• 2002

광코드분할 다중접속을 위한 새로운 광복호기를 연구했다. 기존의 광부호기와 복호기는 단순하다는 장점은 가지나 복호화 과정에서 발생되는 sidelobe 세기에 의해 접속할 수 있는 사용자 수가 제한된다. 따라서 기존의 연구에서는 sidelobe와 상호상관 신호들의 중첩을 최소화시키는 코드를 만들어 시스템 성능을 개선시키려고 했다. 그러나 지금까지는 획기적인 새로운 방법론이 제시되지 못하고 있는 실정이다. 그러므로 sidelobe나 상호상관 세기를 최소화하거나 소거시킬 수 있는 새로운 광부호기 또는 복호기 연구의 필요성이 요구되고 있다. 본 논문에서는 1$\times$2 또는 1$\times$3커플러와 광 thyristor를 이용한 AND게이트 논리소자(AGLE)를 설계하였고, K(가중치)개의 AGLE로 구성된 새로운 광복호기를 창출하였다. 광 thyristor의 동작원리는 중첩된 광신호만 통과시키고, 중첩되지 않은 펄스들은 소거시킨다. 이러한 개념은 hard-limiter와 같은 동작을 행하는 것이다. 그러므로 이러한 구조를 가진 새로운 광복호기를 시스템에 적용하여 모의실험을 통해 결과를 분석하였다. 사용자 두 명에 대해, 기존의 제시된 결과에서 나타나는 sidelobe와 상호상관 세기가 완전히 소거시킬 수 있음을 보였다.

• 대한기계학회논문집
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• 제16권8호
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• pp.1468-1484
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• 1992

본 연구에서는 유한요소법을 이용해서 초기형상을 결정하는 새로운 방법으로 서 전방 투사법을 제안하고자 한다. 전방 투사법으로서 선형 보간을 이용한 방법과 소성 문제의 물리적인 특성을 고려하여 퍼지 로직을 도입한 퍼지시스템을 개발하려 한 다. 선형보간을 이용한 전방투사법은 임의의 초기 형상에 대한 유한 요소 해석 결과 얻어진 최종 형상에서의 미 충만 부피를 선형 보간하여 초기 형상에 적용함으로서 최 적 초기 형상을 결정하는 방법이다. 그러나 미 충만 부피의 변화가 미소할때에는 쉽 게 최적 초기 값을 찾지 못하는 경우가 발생하므로 유동 특성을 고려한 퍼지 로직을 구성하여 퍼지 시스템을 개발하였다. 이 방법을 리브-웨브(rbi-web)형태의 축대칭 단조 문제에 적용하고 유한 요소법에 의한 해석중 격자 재구성의 필요에 의해 단위체 격자 재구성법을 이용한다. 결정해야될 초기 형상의 변수로서는 형상비(aspect ra- tio=높이/지름)을 고려하기로 한다.

• 한국통신학회논문지
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• 제19권4호
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• pp.712-720
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• 1994

디지털 이동 통신 시스템에서, 길쌈부호는 최적 에러정정기법이라 생각된다. 최근 디지털 이동 통신의 부호정정을 위하여 Viterbi 알고리즘은 길쌈부호의 부호화를 위해 가장 널리 사용된다. Viterbi 디코더의 하드웨어 설계를 위하 많은 방법들이 대부분 부호기의 부호율 R=1/2 또는 2/3인 메모리 소자수가 적고 부호 구속장이 짧은 것으로 제안되었다. 본 논문에서는, 지연 메모리 기억소자인 m=6의 부호율 R=1/2 K=1/2, K=7(171,133) 길쌈부호기를 위한 설계방식을 고려하였다. Viterbi 알고리즘에 상태천이 이중검색 방식을 이용한 새로운 기법을 제안하였다. 그리고 회로설계는 랜덤 2비트 에러 정정 복원할 수 있도록 하였다. 시뮬레이션 결과, 제안된 Viterbi 디코더는 1비트와 2비트 에러신호에 대하여 정확하게 정정하였다.

• Journal of Communications and Networks
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• 제13권5호
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• pp.481-493
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• 2011

Multiple-input multiple-output (MIMO) technology provides high data rate and enhanced quality of service for wireless communications. Since the benefits from MIMO result in a heavy computational load in detectors, the design of low-complexity suboptimum receivers is currently an active area of research. Lattice-reduction-aided detection (LRAD) has been shown to be an effective low-complexity method with near-maximum-likelihood performance. In this paper, we advocate the use of systolic array architectures for MIMO receivers, and in particular we exhibit one of them based on LRAD. The "Lenstra-Lenstra-Lov$\acute{a}$sz (LLL) lattice reduction algorithm" and the ensuing linear detections or successive spatial-interference cancellations can be located in the same array, which is considerably hardware-efficient. Since the conventional form of the LLL algorithm is not immediately suitable for parallel processing, two modified LLL algorithms are considered here for the systolic array. LLL algorithm with full-size reduction-LLL is one of the versions more suitable for parallel processing. Another variant is the all-swap lattice-reduction (ASLR) algorithm for complex-valued lattices, which processes all lattice basis vectors simultaneously within one iteration. Our novel systolic array can operate both algorithms with different external logic controls. In order to simplify the systolic array design, we replace the Lov$\acute{a}$sz condition in the definition of LLL-reduced lattice with the looser Siegel condition. Simulation results show that for LR-aided linear detections, the bit-error-rate performance is still maintained with this relaxation. Comparisons between the two algorithms in terms of bit-error-rate performance, and average field-programmable gate array processing time in the systolic array are made, which shows that ASLR is a better choice for a systolic architecture, especially for systems with a large number of antennas.