• 정보처리학회논문지C
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• 제8C권1호
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• pp.32-40
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• 2001

본 논문에서는 기존의 Montgomery 알고리듬을 개선한 고속 모듈러 곱셈 알고리듬을 제안하고, 이를 기본으로 하여 디지털 서명에 적용 가능한 1024비트 RSA 암호 시스템의 설계 및 구현에 관하여 기술한다. 제안된 방법은 부분합 계산시 단지 1번지의 덧셈 연산이 필요하지만, 기존 Montgomery 알고리듬에서는 2번의 덧셈연산이 요구되므로 기존 방법에 비해 계산 속도가 빠르며, 하드웨어 면적도 매우 감소된다. 제안된 RSA 암호 시스템은 VHDL(VHSIC Hardware Description Language)을 이용하여 모델링하였고, $Synopsys^{TM}$사의 Design Analyzer를 이용하여 논리합성(Altera 10K lib. 이용)을 수행하였다. 또한, FPGA 구현을 위하여 Altera MAX+PLUS II상에서 타이밍 시뮬레이션을 수행하였다. 실험을 통하여 제안된 방법은 계산 속도가 매우 빠르며, 하드웨어 면적도 매우 감소함을 확인하였다.

• 한국항공우주학회지
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• 제38권9호
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• pp.882-889
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• 2010

수동형 진동제어 방식과 같이 시스템이 안정되며, 수동형에 비해 높은 제진 효과가 기대되는 반능동 진동제어 방식은 시스템의 안정화가 요구되는 우주구조물의 제진방법에 유효한 진동제어 방식중 하나이다. On-Off 제어방식에 근거한 반능동 제어는 On-Off 스위칭 시에 전달력의 불연속성으로 인한 chattering을 발생시킬 수 있으며, 이는 탑재체 구조물의 고유진동수와의 커플링으로 인하여 지향성능을 저하시키는 원인으로 작용할 수 있다. 본 논문에서는 chattering 영향 최소화를 통한 지향성능향상을 목적으로 LQ(Linear Quadratic)이론에 기반한 가변 감쇠형 반능동 제어기법을 제안하였다. 시뮬레이션 결과는 본 논문에서 제안한 반능동 제어기법은 기존의 skyhook와 LQ를 기반으로 하는 Bang-Bang 반능동 제어기법과 비교하여 높은 진동절연 성능을 나타내고 있다.

• 한국통신학회논문지
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• 제23권5호
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• pp.1349-1359
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• 1998

본 논문에서는 디지털 FM 스테레오 합성 신호 발생기(FM stereo composite signal generator)의 구현 결과를 제시하였다. 직접 디지털 주파수 합성기(DDFS)를 응용하여 단일 칩으로 디지털화 하였으며, $1.0\mu\textrm{m}$ CMOS 게이트­어레이 기술로 구현하였다. 설계 결과는 시뮬레이션을 통해 신호 발생 과정을 검증하였고, 디지털 칩을 실장한 평가용 인쇄회로기판을 제작하여 신호 발생 값을 비교 분석하였다. 측정 결과 디지털-아날로그 변환기의 비트 수가 12비트일 때 신호 대 잡음비가 74dB가 측정되었으며, 이는 아날로그 회로보다 14dB 더 우수한 것이다. 범용 스테레오 입출력으로 16비트 디지털-아날로그 변환기를 사용할 경우 아날로그 방식보다 훨씬 우수한 스펙트럼 순수도를 얻을 수 있을 것으로 기대한다. 디지털 FM 스테레오 합성 신호 발생기는 신호 대 잡음비, 정확도, 튜닝 안정성,그리고 집적도측면에서 기존의 아날로그회로보다 우수한 특성을 보인다.

• 한국정보처리학회논문지
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• 제5권9호
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• pp.2378-2387
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• 1998

본 논문에서는 VLSI 회로의 내장 자체 테스트(Built-In Self-Test)를 위한 효율적인 공간 응답 압축기의 설계 방식을 제안한다. 제안하는 공간 압축기의 설계 방식은 테스트 대상 회로의 구조와는 독립적으로 적용할 수 있다. 기존의 공간 응답 압축기는 하드웨어 오버헤드(hardware overheads)가 크고, 고장 응답을 비고장 응답으로 변환시키는 에일리어싱(aliasing)에 의해 고장 검출률(fault coverage)을 감소시켰으나, 제안하는 방식에 의해 설계된 공간 응답 압축기는 기존의 방법에 비해 하드웨어 오버헤드가 작고, 고장 검출률을 감소시키지 않는다. 또한, 제안하는 방식은 일반적인 N-입력 논리 게이트로 확장이 가능하여 테스트 대상 회로의 출력 시퀸스에 따른 가장 효율적인 공간 응답 압축기를 설계할 수 있다. 제안한 설계 방식은 SUN SPARC Workstation 상에서 C 언어를 사용하여 구현하며, ISCAS'85 벤치마크 회로를 대상으로 선형 피드백 시프트 레지스터(Linear Feedback Shift Registers)에 의해 생성된 의사 랜덤(pseudo random)패턴을 입력원으로 사용하여 시뮬레이션을 수행하므로써 그 타당성과 효율성을 입증한다.

• 조명전기설비학회논문지
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• 제18권5호
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• pp.74-82
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• 2004

본 논문은 엘리베이터용 표면부착형 영구자석형 동기전동기의 속도제어를 기술하였다. 엘리베이터 전동기는 컴팩트하고 슬립형이 되어야 한다. 제안된 기법은 속도 및 토크제어를 위해 벡터제어 알고리즘을 사용하였으며, 속도제어기와 전류제어기에 windup 현상을 방지하기 위해 Anti-windup 기법을 적용하였다. 이 시스템은 컴팩트하고 저렴하게 설계하기 위하여 고속 32비트 DSP(TMS320C31-50), 고직접 논리소자 FPGA(EPF10K10TI144-3)로 수행되었다. 제안된 기법은 기계실 없는 엘리베이터용 3상 13.3[kW] 표면부착형 동기전동기로 시뮬레이션 및 실험을 통하여 결과를 확인하였다.

• 한국항공우주학회지
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• 제33권11호
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• pp.80-87
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• 2005

T-50 훈련기에 탑재되어 있는 전기식 비행제어계통 (Digital fly-by-wire flight control system)은 통합 다기능 감지기(IMFP : Integrated Multi-Function Probe)를 이용하여 항공기의 고도/속도/받음각 정보를 획득한다. T-50에는 3개의 IMFP가 장착되어 있으며, 이는 제어법칙에 3중의 소스를 제공한다. IMFP로부터 제공된 3개의 공기 정보는 중간 값을 채택하여 보다 신뢰성 있는 정보를 제어법칙에 제공한다. 고고도 초음속 비행시험 결과, 초음속 영역에서 발생하는 항공기 충격파(Shock wave)의 영향으로 인해 IMFP에서 측정되는 공기정보에 일시적으로 오차가 발생하였다. 이러한 오차정보는 항공기의 안정성에 영향을 미칠 수 있으며, 특히 저고도영역에서 이러한 오차정보가 제어법칙에 제공되어 질 경우, 항공기의 안전성에 영향을 미칠 수 있다. 본 논문에서는 저고도 초음속 영역에서, IMFP 오차정보로 인하여 발생할 수 있는 비행안정성 및 조종성(Controllability)을 해석하기 위해 민감도해석(Sensitivity analysis) 및 HQS(Handling Quality Simulator) 조종사 평가를 수행하였다.

• 한국항공우주학회지
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• 제34권5호
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• pp.65-73
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• 2006

위성이 발사체로부터 분리될 때 초기 각속도가 발생한다. B-dot 로직은 일반적으로 위성의 초기각속도 제어에 사용되나, 상대적으로 제어시간이 많이 소요된다는 단점이 있다. 이런 문제를 해결하기 위해 본 논문에서는 피치 바이어스 모멘텀 방식을 사용하는 초소형 위성에 적용 가능한 디텀블링(detumbling) 방식을 새롭게 제안하였다. 제안된 디텀블링 방식은 제어시간이 약 20분 이내로 기존의 방식에 비해 상당한 시간을 줄일 수 있다. 본 논문에서 제안한 디텀블링 방식을 사용할 경우 기존의 모멘텀 휠 초기구동 방식을 사용할 수 없다. 따라서 휠의 속도를 안정적으로 공칭 속도까지 증가시키는 방식을 제안하고 시뮬레이션을 통해 비교, 검증하였다. 시뮬레이션 결과 기존의 방식과 비교했을 때 제어시간을 단축할 수 있었으며 휠의 공칭 속도와 3축 안정화를 이룰 수 있었다.

• 한국정보통신학회논문지
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• 제4권5호
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• pp.1143-1150
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• 2000

단정도 (single-precision) 승산과 배정도 (double-precision) 승산을 연산할 수 있는 이중 모드 승산기 (dual mode multiplier; DMM)를 $0.25-\mum$ 5-metal CMOS 공정으로 설계하였다. 단정도 승산기 회로를 사용하여 배정도 승산을 연산할 수 있는 효율적인 알고리듬을 제안하였으며, 이는 배정도 승산을 4개의 단정도 부분 승산으로 분할하여 순차적인 승산-누적 연산으로 처리하는 방법을 기초로 한다. 제안된 방법은 배정도 승산기에 비해 latency와 throughput cycle은 증가하나, 회로 복잡도를 약 113로 감소시킬 수 있어 칩 면적과 전력소모 측면에서 장점을 갖는다. 설계된 DMM은 radix-4 Booth receding과 redundant binary(RB) 연산을 적용하여 설계된 $28-b\times28-b$ 단정도 승산기, 누적기 그리고 동작모드 선택을 위한 단순한 제어회로 등으로 구성되며, 약 25,000개의 트랜지스터와 $0.77\times0.40-m^2$의 면적을 갖는다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHZ의 클록 주파수로 안전하게 동작할 수 있을 것으로 예상되며, 평균 전력소모는 배정도 승산모드에서 약 130-㎽이 다.

• Journal of Power Electronics
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• 제14권6호
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• pp.1303-1313
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• 2014

Dynamic behavior of the harmonic detection part of an active power filter (APF) has an essential role in filter compensation performances during transient conditions. Instantaneous power (p-q) theory is extensively used to design harmonic detectors for active filters. Large overshoot of p-q theory method deteriorates filter response at a large and rapid load change. In this study the harmonic estimation of an APF during transient conditions for balanced three-phase nonlinear loads is conducted. A novel fuzzy instantaneous power (FIP) theory is proposed to improve conventional p-q theory dynamic performances during transient conditions to adapt automatically to any random and rapid nonlinear load change. Adding fuzzy rules in p-q theory improves the decomposition of the alternating current components of active and reactive power signals and develops correct reference during rapid and random current variation. Modifying p-q theory internal high-pass filter performance using fuzzy rules without any drawback is a prospect. In the simulated system using MATLAB/SIMULINK, the shunt active filter is connected to a rapidly time-varying nonlinear load. The harmonic detection parts of the shunt active filter are developed for FIP theory-based and p-q theory-based algorithms. The harmonic detector hardware is also developed using the TMS320F28335 digital signal processor and connected to a laboratory nonlinear load. The software is developed for FIP theory-based and p-q theory-based algorithms. The simulation and experimental tests results verify the ability of the new technique in harmonic detection of rapid changing nonlinear loads.

• 한국통신학회논문지
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• 제29권11A
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• pp.1271-1277
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• 2004

본 논문에서는 위상 오차를 개선한 디지털 사인 파형 생성을 위한 수치 제어 발진기 (NCO, Numerically Controlled Oscillator) 내의 세부 위상 조정기와 라운딩 처리기를 제안한다. 본 논문에서 제안된 세부 위상 조정기를 사용함으로써 원하는 사인 파형 출력 주파수와 클록 주파수와의 관계가 분수 관계식으로 나타나는 경우, 간단한 하드웨어의 사용으로 세부 조정값 B/A를 정확하게 처리할 수 있다. 또한 제안된 라운딩 처리기는 출력 스펙트럼 상에서 위상 잘라버림의 효과를 감소시킬 수 있다. 제안된 기술들을 cdma2000 3X 다중 반송파 채널 분리용 수치 제어 발진기에 적용하여 모의 실험한 결과 잡음 스펙트럼과 평균 자승 오차가 잘라버림 대비 8.68 dB와 5.5 dB 감소하였고, Paul 구조 대비 2.38 dB와 0.83 dB 감소함을 확인하였다.