• 대한전자공학회논문지
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• 제23권3호
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• pp.327-339
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• 1986

In this paper, a hardware compiler for symbolic description language(SDL) is proposed for logic design automation. Lexical analysis is performed for SDL which describes the behavioral characteristics of a digital system at the register transfer level by the proposed algorithm I. The algorithm I is proposed to get the expressions for the control unit and for the data transfer unit. In order to obtain the network description language(NDL) expressions equivalent to gate-level logic circuits, another algorithm, the the algorithm II, is proposed. Syntax analysis for the data formed by the algorithm I is also Performed using circuit elements such as D Flip-Flop, 2-input AND, OR, and NOT gates. This SDL hardware compiler is implemented in the programming language C(VAX-11/750(UNIX)), and its efficiency is shown by experiments with logic design examples.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.695-698
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• 1998

Today SOC(system on a chip) is a trend in VLSI design society. Especially MML(merged memory Logic) process provides designers with good chances to implement SOC which is consists of DRAM, SRAM, Logic and A/D mixed mode ciruit blocks. Designers need good circuit library which is reliable and easy to tune for specific design. For this need we present semi-automated analog compiler methodology. And we aplied this design methodology to resistor-string DAC design.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1577-1580
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• 1987

This paper proposes a gate and functional level logic simulator which can be run on XENIX O.S. The simulator has hierarchical structure including Hardware Description Language compiler, Waveform Description Language compiler, and Simulation Command Language compiler. The Hardware Description Language compiler generates data structure composed of gate structure, wire structure, condition structure, and event structure. Simulation algorithm is composed of selective trace and event-driven methods. To improve simulation speed, Cross Referenced Linked List Structure ia defined in building the data structure of circuits.

• 한국시뮬레이션학회논문지
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• 제15권1호
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• pp.11-17
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• 2006

본 논문에서는 원전 계측제어시스템 구축을 위해 개발된 원전용 PLC 시뮬레이터의 설계 사항에 관해 소개한다. 원전용 계측제어시스템은 원전이라는 특수한 환경과 제약으로 말미암아, 일반적인 시뮬레이터 개발보다 엄격한 요건을 만족해야 한다. 이러한 요건으로는 다양한 테스팅을 통하여 제어 프로그램의 안정성을 보장할 수 있어야 하며, 다수의 계측제어 프로그램들을 고속으로 동시에 실행할 수 있어야 한다. 본 논문에서는 이러한 문제점들을 극복하고자 PLC 제어 프로그램의 컴파일러를 제작하여 C 코드 변환을 하게 된다. 제안한 방법에서는 검증용 상용 도구를 변환된 코드에 적용해 제어 프로그램의 안정성 평가를 할 수 있으며, Compiled-Code 시뮬레이션 기법을 이용하여 고속으로 실행 가능한 시뮬레이터를 자동으로 생성할 수 있다는 장점이 있다.

• 한국정보처리학회논문지
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• 제2권4호
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• pp.603-610
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• 1995

본 논문에서는 함수 기능에서 로직 게이트 기능까지 시뮬레이션 가능한 고성능의 로직 시뮬레이터(HSIM) 개발에 대해서 논한다. 개발된 로직 시뮬레이터는 입력부, 시 뮬레이터 본체, 출력부로 구성되어 있으며, 입력부에는 네트 리스트 컴파일러, 부품 정보 컴파일러가 포함된다. 시뮬레이터 본체에는 시뮬레이션 속도를 높이기 위한 각종 기술과 시뮬레이터의 중심 부분인 시뮬레이션 엔진 등이 소속되어 있다. 출력부에는 시뮬레이션 결과를 분석하는 파형 분석기가 있다. 개발된 시뮬레이터 본체의 주요 특 징은 점진적 로더를 사용하여 컴파일된 부품 기능들을 시뮬레이션 엔진에서 직접 로드 하여 시뮬레이션을 수행한다. 이렇게 한 결과 기존의 유릿 딜레어 event-driven interpretive 시뮬레이터와 비교했을 때 55% 이상 속도가 빠른 효과적인 성능 향상을 달성했다.

• 한국정보통신학회논문지
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• 제9권4호
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• pp.816-823
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• 2005

비혼(non-Horn) 논리 프로그램은 혼(Horn) 논리 프로그램을 1계 술어 논리(1st order predicate logic) 수준으로 확장하였기 때문에 표현력은 크지만 효율적으로 구현된 사례가 없어서 실용적인 언어로 사용되지는 못하였다. 지금까지 연구된 효율적인 방법은 비혼 논리 프로그램을 증명절차 InH-Prolog의 의미를 이용하여 동등한 혼 논리 프로그램으로 변환한 후 변환된 혼 논리 프로그램을 WAM(Warren Abstract Machine) 명령어로 컴파일하여 수행시키는 방법이다. 본 논문에서는 이 방법을 향상시키기 위하여 비혼 논리 프로그램을 효율적으로 수행하는 EWAM(Extended WAM)과 비혼 논리 프로그램을 EWAM 명령어로 컴파일하는 방법을 제안한다. 또한 본 논문에서는 제안한 EWAM의 에뮬레이터 및 컴파일러를 구현하여 그 성능을 측정하였다. 본 논문에서 구현한 EWAM 에뮬레이터 및 컴파일러의 성능을 측정한 결과 기존 방법보다 매우 효율적임을 확인하였다.

• 한국정보처리학회논문지
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• 제4권1호
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• pp.255-269
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• 1997

본 논문에서는 GNU 컴파일러를 이용하여 ES-C2340 DSP2 프로세서를 위한 C 교차 컴파일러를 개발한다. 신속하고 효율적인 컴파일러의 개발을 위해 언어 의존적인 프 론트 앤드(front-end)의 일부는 GNU 컴파일러를 사용하고, 프로세서 의존적인 백 앤 드(back-end)부분은 새로이 작성하여 결합하는 접근 방법을 사용한다. 이러한 접근 방법은 첫째, 프론트 앤드 부분에서 잘 검증된 GNU 컴파일러의 뛰어난 최적화 기법과 다중 언어 지원성을 사용하므로 컴파일러의 효율성과 범용성이 보장되고, 둘째, 하드 웨어 의존적인 부분의 구현에만 집중함으로써 개발 기간이 단축되며, 셋째 개발 시간 의 단축으로 인해 프로세서의 개발시에 논리 검증 도구로 고급 언어를 사용할 수 있 게 한다. 그리고 본 논문에서는 교차 컴파일러를 지원하기 위하여 텍스트 수준의 선 링커(pre-linker)도 구현한다.

• 전자공학회논문지A
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• 제29A권4호
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• pp.64-73
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• 1992

This paper presents the design of multi-level logic optimization algorithm and the development of the SMILE system based on the algorithm. Considering the fanin constraints in algorithmic level, SMILE performs global and local optimization in a predefined sequence using heuristic information. Designed under the Sogang Silicon Compiler design environment, SMILE takes the SLIF netlist or Berkeley equation formats obtained from high-level synthesis process, and generates the optimized circuits in the same format. Experimental results show that SMILE produces the promising results for some circuits from MCNC benchmarks, comparable to the popularly used multi-level logic optimization system, MIS.

• 조명전기설비학회논문지
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• 제12권2호
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• pp.54-61
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• 1998

PLC를 사용한 공정제어시스템의 설계에서 PLC 표준언어중 LD 언어가 가장 널리 사용되고 있다. 그러나 LD 언어는 데이터처리와 유지보수에 대한 단점이 있다. 반면에 SFC 그래픽언어는 복잡한 순차동작을 간결하게 記述할 수 있는 완벽한 방법이지만, 인터록조건을 記述하는데 문제점이 있다. 본 논문에서는 기존의 SFC 컴파일러를 사용하여 인터록을 실현하는 방법을 제시하고, 실예로서 In-Line Spin Coater에 적용하여 타당성을 확인하였다.

• 대한전자공학회논문지
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• 제23권2호
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• pp.269-277
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• 1986

This paper proposes a new algorithmic state machine(ASM) chart and a new hardware description for automatic logic design of VLSI. To describe the behavioral characteristics of the design specification, the conventional ASM chart is modified, and a new hardware description language, SDL, is proposed. The SDL is one-to-one correspondent to the proposed ASM chart symbol, and can be used in a hierachical design of VLSI. As a design example, we obtain a logic circuit diagram of gate lebel utilizing a SDL hardware compiler after drawing an ASM chart and describing in SDL.