• 전자공학회논문지 IE
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• 제46권1호
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• pp.16-22
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• 2009

펄스형 신경세포를 구현하기 위하여 호지킨-헉슬리 모델을 참조하여 $0.5{\mu}m$ CMOS 공정을 이용한 집적회로를 설계하고 칩 제작하였다. 펄스형 단위 신경세포는 취합기능을 갖는 입력단과 임계값이상에서 신호발생을 일으키는 펄스생성회로로 구성된다. 입력단을 입력전류신호를 취합하는 범프회로, 펄스생성회로는 몇 개의 트랜스콘덕터와 커패시터 전하공급기능을 갖는 부성저항회로로 이루어진다 SPICE 모의실험결과 임계신호전류 70 nA이상에서 펄스생성이 일어남을 확인하였고, 제작된 칩을 5V 조건하에서 측정하여 모의실험결과와 비교분석하였다.

• 한국전자파학회논문지
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• 제23권1호
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• pp.85-95
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• 2012

본 논문에서는 주파수 변조 단속 지속파(Frequency Modulated Interrupted Continuous Wave: FMICW) 시스템을 기반으로 한 고해상도(HRR: High Range Resolution) 레이더 탐색기에서 발생하는 스퓨리어스(Spurious)를 제거하기 위한 스펙트럼 분석 기법에 대해서 연구하고 새로운 제거 기법을 제안한다. 주파수 변조 지속파(Frequency Modulated Continuous Wave: FMCW)를 기반으로 하는 고해상도 레이더 시스템과 다르게 FMICW를 사용한 시스템은 주기적으로 나타나는 비연속적 IF(Intermediate Frequency) 신호에 의해 스펙트럼 상에서 스퓨리어스가 생기게 된다. 이러한 스퓨리어스를 제거하기 위해서 대역 통과 필터(band pass filter)를 사용하면 FMICW 시스템의 정확도가 이전 추정된 거리 값에 의존적이 되고 random interrupted sequence를 사용하면 noise floor가 증가하며, staggering process를 사용하면 중복된 정보를 위해 여러 개의 파형을 송신해야 되는 단점이 있다. 최근 소개된 IAA(Iterative Adaptive Approach) 또는 SPICE(SemiParametric Iterative Covariance-based Estimation method)와 같은 스펙트럼 분석 기법을 이용하면 이러한 단점 없이 FMICW 시스템에서의 스퓨리어스를 효과적으로 제거할 수 있다. IAA 또는 SPICE를 사용하기 위해서는 신뢰할 수 있는 데이터(reliable data)와 신뢰할 수 없는 데이터(unreliable data)를 구분하고, 신뢰할 수 있는 데이터만 이용하여야 하는데, 이를 위해서 STFT(Short Time Fourier Transform)가 적용된다.

• 한국음향학회지
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• 제18권5호
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• pp.52-57
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• 1999

고속 데이타를 전송하기 위하여 높은 스펙트럼 효율의 QAM 변조기를 설계하는 것은 매우 중요하다. 본 논문에서는 대표적인 16-QAM 변조기를 직접 디지탈 주파수 합성기(DDFS)를 응용하여 설계하였다. 직접 디지탈 주파수 합성기는 외부 주파수 설정에 의해 디지탈 방식으로 원하는 주파수의 정현파를 출력한다. 발생되는 위상 증가 값을 제어하여 정확한 위상변조를 할 수 있으며, 진폭 성분의 변화는 D/A 컨버터의 출력에서 발생하는 진폭을 변화시켜 진폭 변조하여, 전체적인 QAM 변조기를 설계한다. glitch와 같은 고조파 성분의 억제를 위하여 DDFS를 이중구조 형태로 설계하여 개선된 출력파형을 확인하였다. 회로 설계는 P-SPICE를 사용하였다. 아날로그 디지탈 혼합모드로 시뮬레이션하여 16-QAM 변조 파형을 확인하였고, 출력 데이터의 성상도를 출력하여 설계되어진 결과를 확인하였다.

• 한국정보통신학회논문지
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• 제13권6호
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• pp.1117-1122
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• 2009

본 논문에서는 온도 센서 및 온도 측정을 위한 제어회로를 설계하였다. 설계된 회로는 기존의 방법들과는 달리 일반적인 CMOS(Complementary Metal Oxide Semiconductor) 공정에서 추가 공정없이 제작 가능하도록 설계하였으며, 온도는 디지털 값으로 출력 되도록 구성하였다. 설계되어진 회로는 5volts 공급전압을 사용하였으며, 0.5${\mu}m$ CMOS 공정을 사용하였다. 온도 측정을 위한 회로는 PWM(Pulse Width Modulation) 제어회로, VCO(Voltage controlled oscillator), 카운터 그리고 레지스터로 구성되어 있다. PWM 제어회로의 동작 주파수는 23kHz 이며, VCO의 동작 주파수는 416kHz, 1MHz, 2MHz를 사용하였다. 회로의 동작은 SPICE(Simulation Program with Integrated Circuit Emphasis)를 사용하여 확인 하였다.

• 한국산업정보학회논문지
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• 제22권2호
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• pp.71-78
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• 2017

본 논문에서는 휴대기기용 DC-DC 부스트 컨버터를 설계하였다. 제안하는 DC-DC 부스트 컨버터는 1MHz의 스위칭 주파수로 구동되며, 인덕터, 출력 커패시터, MOS 트랜지스터 등으로 이루어지는 파워단 부분과 보호회로단, 컨트롤블럭단으로 구성하였다. CMOS magnachip $0.18{\mu}m$ 공정을 이용하여 SPICE 모의실험을 통하여 동작을 확인하였고, 칩을 제작하여 모의실험결과와 비교 분석하였다. 설계된 컨버터는 3.3 V 입력 전압 조건에서 출력전압 4.8 V 가 나타났고, 출력전류 95 mA 로 기존의 25~50 mA보다 큰 출력을 얻었다.

• 한국음향학회지
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• 제16권3호
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• pp.106-113
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• 1997

본 논문에서는 저전압 아날로그-디지털 혼성모드 신호처리를 위한 3V CMOS 연속시간 완전균형 적분기가 설계되었다. 설계된 완전균형 적분기의 기본구조는 NMOS와 PMOS 트랜지스터를 이용한 상보형 회로이며, 이러한 상보형 회로는 적분기의 트랜스컨덕턴스를 증가시킬수 있는 장점이 있다. 그리고 트랜스컨덕턴스의 증가는 적분기의 단위이득 주파수, 폴 그리고 영점을 증가시킨다. 소신호해석과 SPICE 시뮬레이션을 통해 기존의 적분기들과 비교하여 이러한 개선점들을 증명하였다. 0.8 3V CMOS CMOS 공정 파라미터를 이용하여 완전균형 상보형 적분기의 응용회로로서 3차 능동 지역통과 필터를 설계하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.1121-1124
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• 2002

In this paper, an IC realization of a cell-network type SC DC-DC converter is reported. To achieve small and low-cost realization, the converter is designed by using a 1.2 $\mu\textrm{m}$ CMOS technology. The CMOS implemented converter will be useful as a building block of various mobile equipments since step-up and step-down voltages can be provided at one time. Concerning the proposed DC-DC converter, SPICE simulatiorls are performed to investigate the characteristics of the circuit. The SPICE simulations show that, the efficiency of the simulated circuit is more than 95 %. From the layout design using a CAD tool, MAGIC, the VLSI chip is fabricated in the chip fabrication program of VLSI Design and Education Center(VDEC), the University of Tokyo with the collaboration by On-Semiconductor. The proposed circuit is integrable by a standard 1.2 $\mu\textrm{m}$ CMOS technology.

• 한국통신학회논문지
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• 제22권4호
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• pp.685-695
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• 1997

In this paper, a new CMOS continuous-time fully-differential current-mode integrator is proposed as a basic building block of the low-voltage high frequency current-mode active filter. The proposed integrator is composed of the CMOS complementary circuit which can extend transconductance of an integrator. Therefore, the unity gain frequency which is determined by a small-signal transconductance and a MOSFET gate capacitance can be expanded by the complementary transconductance of the proposed integrator. And also the magnitude of pole and zero are increased. The unity gain frequency of the proposed integrator is increased about two times larger than that of the conventional continuous-time fully-differential integrator with NMOS-gm. These results are verified by the small signal analysis and the SPICE simulation. As an application circuit of the proposed fully-differential current-mode integrator, the three-pole Chebyshev lowpass filter is designed using 0.8.$\mu$m CMOS processing parameters. SPICE simulation predicts a 3-dB bandwidth of 148MHz and power dissipation of 4.3mW/pole for the three-pole filter with 3-V power supply.

• 전자공학회논문지C
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• 제35C권4호
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• pp.21-29
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• 1998

As silicon geometry shrinks into deep submicron and the operating speed icreases, higher accuracy is required in the analysis of the propagation delays of the gates and interconnects in an ASIC. In this paper, the driving characteristics of a CMOS gate is represented by a gatedriver model, consisting of a linear resistor $R_{dr}$ and an independent ramp voltage source $V_{dr}$ . We drivered $R_{dr}$ and $V_{dr}$ as the functions of the timing data representing gate driving capability and an effective capacitance $C_{eff}$ reflecting resistance shielding effect by interconnet circuits. Through iterative applications of these equations and AWE algorithm, $R_{dr}$ , $V_{dr}$ and $C_{eff}$ are comuted simulataneously. then, the gate delay is decided by $C_{eff}$ and the interconnect circuit delay is determined by $R_{dr}$ and $V_{dr}$ . this process has been implemented as an ASIC timing analysis program written in C language and four real circuits were analyzed. In all cases, we found less than 5% of errors for both of gate andinterconnect circuit delays with a speedup factor ranging from a few tens to a few hundreds, compared to SPICE.SPICE.

• 전자공학회논문지C
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• 제34C권6호
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• pp.11-21
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• 1997

The delay models for CMOS invertr presented so far predicted the delay time quite accurately whens input transition-time is very small. But the problem that the accuracy is inclined to decrease becomes apparent as input transition tiem increases. In this paper, a delay model for CMOS inverter is presented, which accuractely predicts the delay time even though input transition-time increases. To inverter must be included in modeling process because the main reason of inaccuracy as input transition tiem is the leakage current through the complementary MOS. For efficient modeling, this paper first models the MOSes with simple I-V charcteristic, with which both the pMOS and the nMOS are considered easily in calculating the inverter delay times. This resulting model needs few parameters and re-models each MOS effectively and simply evaluates output voltage to predict delay time, delay values obtained from this effectively and simply evaluates output voltage to predict delay time, delay values obtained from this model have been found to be within about 5% error rate of the SPICE results. The calculation time to predict the delay time with the model from this paper has the speed of more than 70times as fast as to the SPICE.