• ETRI Journal
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• 제27권5호
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• pp.511-524
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• 2005

In this paper, we propose a novel hardware architecture for an intra-prediction, integer transform, quantization, inverse integer transform, inverse quantization, and mode decision module for the macroblock engine of a new video coding standard, H.264. To reduce the cycle of intra prediction, transform/quantization, and inverse quantization/inverse transform of H.264, a reduction method for cycle overhead in the case of I16MB mode is proposed. This method can process one macroblock for 927 cycles for all cases of macroblock type by processing $4{\times}4$ Hadamard transform and quantization during $16{\times}16$ prediction. This module was designed using Verilog Hardware Description Language (HDL) and operates with a 54 MHz clock using the Hynix $0.35 {\mu}m$ TLM (triple layer metal) library.

• 전자공학회논문지C
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• 제34C권11호
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• pp.20-28
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• 1997

In this paper, quantization and inverse quantizatio unit, a sa component of MPEG-2 moving picture compression system, ar edesigned. In the processing of quantization, this design adopted newly designed arithmetic units in which quantization matrices and scale code was expressed with SD(signed-digit) code. In the arithmetic unit of inverse quantization, quantization scale code, which has 5-bits length, is splited into two pieces; 2-bits for control code, 3-bits for quantization data, and the method to devise quantization step size is proposed. The design was coded with VHDL and synthesis results in that it consumed about 6,110 gates, and operating speed is 52MHz.

• 한국산학기술학회논문지
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• 제13권11호
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• pp.5389-5396
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• 2012

본 논문에서는 H.264/AVC의 고성능 잔여 데이터 복호기를 위해 최적화된 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 새로운 역영자화 수식들을 적용한 공통 연산기를 갖는 병렬 역양자화기와 병렬 역변환기를 통합한 하드웨어 구조이다. 새로운 역양자화 수식들은 기존 수식에서 나눗셈 연산을 제거하여 연산량 및 처리시간을 감소시키고 새로운 수식들을 처리하기 위해 곱셈기와 왼쪽 쉬프터로 구성된 하나의 공통 연산기를 사용한다. 역양자화기는 4개의 공통 연산기를 병렬처리하기 때문에 $4{\times}4$ 블록의 역양자화 수행 사이클 수를 1 사이클로 감소시키고, 제안하는 역변환기는 8개의 역변환 연산기를 사용하여 $4{\times}4$ 블록의 역변환 수행 사이클 수를 1 사이클로 감소시킨다. 또한 제안하는 구조는 역양자화 연산과 역변환 연산을 동시에 수행하기 때문에 하나의 $4{\times}4$ 블록을 처리하는 데 1 사이클이 소요되어 수행 사이클 수가 감소한다. 제안하는 구조를 Magnachip 0.18um CMOS 공정 라이브러리를 이용하여 합성한 결과 게이트 수는 21.9k, critical path delay는 5.5ns이고, 최대 동작 주파수는 181MHz이다. 최대 동작 주파수에서 제안하는 구조의 throughput은 2.89Gpixels/sec이다. 표준 참조 소프트웨어 JM 9.4에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조들 대비 88.5% 이상 향상되었다.

• 한국통신학회논문지
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• 제33권1C호
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• pp.12-18
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• 2008

본 논문은 디지털 오디오 코덱에 효율적으로 적용 가능한 새로운 역 양자화 테이블 보간 알고리즘과 알고리즘에 특화된 DSP(Digital Signal Processor) 명령어 및 하드웨어 구조를 제안한다. 비선형 역 양자화 알고리즘은 대표적으로 MPEG-1 Layer-3와 MPEG-2/4 AAC(Advanced Audio Coding)에서 사용되며, 제안하는 명령어는 비선형 역 양자화에 최적화 되어 있다. 제안하는 알고리즘은 연산의 복잡도를 최소화하여 구현 시전체 연산량을 줄일 수 있으며, 제안된 알고리즘은 타 알고리즘에 비해 우수한 평균 오차값을 나타낸다. 제안하는 명령어 및 하드웨어 구조는 기존의 알고리즘과 비교하여 연산 과정에서 사용되는 명령어 수를 20% 정도 줄일 수 있으며, 역 양자화의 계산 부하를 효율적으로 줄일 수 있다. 제안한 알고리즘은 일반 상용 DSPEE 구현이 가능하다.

• 한국통신학회논문지
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• 제34권1C호
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• pp.63-71
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• 2009

본 논문에서는 H.264 부호화기의 율-왜곡 최적화를 위한 저 복잡도의 왜곡치 예측 방식을 제안한다. H.264에서 사용하는 복원 왜곡치를 계산하기 위해서는 DCT, 양자화, 역 양자화, IDCT, 그리고 복원 과정을 거쳐야 한다. 제안 방식은 양자화에서 계산되는 정수 계수들을 사용하여 정수 연산만으로 왜곡치를 예측한다. 따라서 제안 방식을 사용함으로써 왜곡치 계산에 사용되었던 역 양자화, IDCT, 그리고 복원 과정이 생략된다. 실험 결과는 QP $24{\sim}36$에서 율-왜곡 최적화된 모드 결정 시간의 감소량이 평균 29 %와 최대 약 42 % 이고, 율-왜곡 성능 저하는 무시할 수 있을 정도로 작음을 보여준다.

• 한국항행학회논문지
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• 제14권3호
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• pp.446-451
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• 2010

본 논문은 H.264에서 모드 결정을 위한 간소화된 왜곡치 예측 방법을 소개하였다. 왜곡치 계산은 양자화된 변환 계수와 역양자화된 변환 계수의 차이로 계산되는데, 일반적으로 이 과정은 DCT 변환, 양자화, 역양자화 및 역 DCT 변환이 수행되어져야 한다. 제안하는 방식에서는 왜곡치를 계산하기 위하여 일련의 간소화된 수식을 사용함으로써 역양자화 및 역 DCT 과정을 생략하였다. 실험결과, PSNR은 거의 일치하면서도, RDO 모드 결정 시간은 기존의 방식보다 8~15 %의 감소를 보였다.

• 한국정보통신학회논문지
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• 제16권10호
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• pp.2253-2260
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• 2012

본 논문에서는 H.264/AVC 복호기의 역변환과 역양자화를 위한 효율적인 하드웨어 구조를 제안한다. 기존 역변환 및 역양자화기에서는 AC계수와 DC계수를 복호하는 순서가 다르다. 색차 DC계수와 인트라 $16{\times}16$ 모드에서 휘도 DC계수는 역변환을 수행하고 역양자화를 수행하는 반면에, 휘도 및 색차 AC계수는 역양자화를 수행하고 역변환을 수행하기 때문에 하드웨어로 구현시 제어 복잡도가 증가한다. 제안하는 구조는 DC계수와 AC계수에 관계없이 역양자화를 수행한 후 역변환을 수행하여 제어 복잡도를 감소시키고, 역양자화 연산을 공통 연산기를 사용하여 처리함으로써 계산 복잡도가 감소한다. 기존 역양자화기에는 나눗셈 연산을 포함하고 있어 복호하는 순서를 변경할 경우 오차가 발생하기 때문에 나눗셈 연산을 역변환 후에 수행하여 오차를 방지한다. 또한, 역변환기와 역양자화기를 3단 파이프라인으로 구성하고 수평 IDCT와 수직 IDCT를 병렬로 구현하여 수행 사이클을 감소시켰다. 제안하는 역변환기와 역양자화기의 매크로블록 당 처리되는 사이클 수를 비교 분석한 결과, 기존 구조 대비 45%이상 향상된 결과를 얻었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (2)
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• pp.242-244
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• 1999

본 논문은 Independent JPEG Group의 JPEG 복호과정에 대해서 설명한다. IJG JPEG의 복호과정은 JPEG 표준 사양과 동일한 entropy decoding, inverse quantization, inverse DCT, MCU disassembly 과정을 거친다. IJG JPEG의 특징적인 개념으로는 iMCU, rowgroup, context, huffman optimization, 2-pass quantization, upsampling, downsampling등이 있다. 본 논문은 IJG JPEG의 복호과정에 대한 전반적인 설명과 구성 모듈에 대한 기능을 기술한다.

• 전기전자학회논문지
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• 제14권2호
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• pp.76-81
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• 2010

모바일 CPU의 성능이 향상됨에 따라 전용 하드웨어의 필요성이 줄어 들고 있다. 그러나 아직까지 모바일 CPU의 성능은 한계가 있다. 이러한 제약 조건을 병렬처리와 실수 연산이 뛰어난 GP-GPU(General-Purpose computing on Graphics Processing Units)를 이용함으로써 다른 전용 하드웨어의 추가 없이 성능을 향상 시킬 수 있다. 본 논문에서는 모바일 환경에 적합하게 설계된 GP-GPU를 이용하여 H.264 디코더의 Inverse Quantization, Inverse DCT, Color Space Conversion 모듈을 구현하였다. G-PGPU를 이용한 전체 시스템 동작 시 40%의 성능 향상이 있었다.

• 방송공학회논문지
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• 제20권2호
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• pp.224-237
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• 2015

본 논문은 HEVC RExt (High Efficiency Video Coding Range Extension)을 위한 SIMD (Single Instruction Multiple Data) 명령어 기반의 고속 복호화 방법을 소개한다. RExt의 화면 내 예측, 보간필터, 역-양자화, 역-변환, 클리핑 모듈들은 반복적인 산술 연산 혹은 논리 연산을 수행하는 구조로써 SIMD 명령어 집합을 적용하기 적합한 모듈로 분류할 수 있다. 본 논문은 RExt의 증가한 비트 심도를 고려하여 화면 내 예측, 보간필터, 역-양자화, 역-변환, 클리핑 모듈을 SSE (Streaming SIMD Extension) 명령어 집합을 이용하여 연산하는 방법을 소개한다. 또한, 256비트 레지스터를 사용할 수 있는 AVX2 (Advanced Vector eXtension 2) 명령어 집합을 이용하여 보간필터, 역-양자화, 클리핑 모듈의 연산을 효율적으로 연산하는 방법을 제안한다. 본 논문에서 제안하는 SIMD 명령어 기반의 고속 복호화 방법은 HEVC 참조 소프트웨어 HM 16.0을 기반으로 자체 개발한 HEVC RExt 복호화기에서 기존의 순차적 연산 방식 대비 평균 12%의 속도향상을 얻을 수 있었다.