• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2003년도 춘계학술발표대회논문집
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• pp.14-18
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• 2003

This paper presents the pipeline architecture for the low and column address generator of 2D DCT/IDCT(Discrete Cosine Transform/Inverse Discrete Cosine Transform). For the real time process of image data, it is required that high speed operation and small size hardware In the proposed architecture, the area of hardware is reduced by using the DA(distributed arithmetic) method and applying the concepts of pipeline on the parallel architecture. As a results, the designed pipeline of the low and column address generator for 2D DCT/IDCT architecture is implemented with an efficiency and high speed compared as the non-pipeline architecture. And the operation speed is improved about 50％ up. The design for the proposed pipeline architecture of DCT/IDCT is coded using VHDL.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1823-1826
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• 2002

On modern computer culture, the high quality data is required in multimedia systems. So, the technology of data compression fur data transmission is necessary now. This paper presents the pipeline architecture for the low and column address generator of 2D DCT/IDCT (Discrete Cosine Transform/Inverse Discrete Cosine Transform. In the proposed architecture, the area of hardware is reduced by using the DA (distributed arithmetic) method and applies the concepts of pipeline to the parallel architecture. As a result the designed pipeline of the low and column address generator for 2D DCT/IDCT architecture is implemented with an efficiency and high speed compared with the non-pipeline architecture.

• 한국통신학회논문지
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• 제18권10호
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• pp.1433-1443
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• 1993

DCT(Discrete Cosine Transform)/ IDCT(Inverse DCT)는 여러 DSP 분야와 영 강압축 시스템에서 널리 사용되는 부호화 방식으로서 압축 및 복원 시스템에서 가장 많은 처리시간을 요하는 부분이다. 그러므로 이 부분의 성능을 향상시킴으로써 전체 영상 압축시스템의 성능을 향상시킬수 있다. 본 논문에서는 이러한 DCT/IDCT연산을 효율적으로 수행하기 위하여 모듈생성기법을 이용하여 하드웨어로 구성하였다. 설계한 DCT/IDCT코어 프로세서는 부분합과 분산연산을 이용하여 비교적 적은 면적을 차지하며, 약간의 면적을 증가시킴으로써 DCT와 IDCT연산을 모두 수행한다. 또한 파이프라인 구조를 사용하여 고속으로 DCT/IDCT연산을 수행할 수 있으며, 적은 수의 반올림(rounding)단계를 거치므로 높은 정밀도로 연산을 수행한다. 그리고 모듈생성기법을 사용하여, 설계공정에 독립적이고 입력비트나 정밀도 둥을 간단한 매개변수의 조정으로 변환시킬 수 있도록 설계하였다. 또한 구현한 코어프로세서는 CCITT 권장안 H.261에 부합하는 정밀도로 연산을 수행한다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제11권5호
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• pp.2701-2722
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• 2017

Key generation is essential for protecting wireless networks. Based on wireless channel reciprocity, transceivers can generate shared secret keys by measuring their communicating channels. However, due to non-simultaneous measurements, asymmetric noises and other interferences, channel measurements collected by different transceivers are highly correlated but not identical and thus might have some discrepancies. Further, these discrepancies might lead to mismatches of bit sequences after quantization. The referred mismatches significantly affect the efficiency of key generation. In this paper, an efficient key generation scheme leveraging wireless channel reciprocity is proposed. To reduce the bit mismatch rate and enhance the efficiency of key generation, the involved transceivers separately apply discrete cosine transform (DCT) and inverse discrete cosine transform (IDCT) to pre-process their measurements. Then, the outputs of IDCT are quantified and encoded to establish the bit sequence. With the implementations of information reconciliation and privacy amplification, the shared secret key can be generated. Several experiments in real environments are conducted to evaluate the proposed scheme. During each experiment, the shared key is established from the received signal strength (RSS) of heterogeneous devices. The results of experiments demonstrate that the proposed scheme can efficiently generate shared secret keys between transceivers.

• 전자공학회논문지B
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• 제31B권3호
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• pp.103-114
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• 1994

This paper proposes an implementation of DCT (Discrete Cosine Transform) and IDCT (Inverse DCT) using a fast DCT algorithm with shift and addition operations instead of multiplications Based on the proposed algorithm, a new VLSI architecture for the DCT and the IDCT is proposed. It shows modularity , regularity and capability for multiprocessing. Its performance is also simulated by a simulation software, "Compass". The results of the simulation provide the quality of decompression images, the increase in processing speed, representing the superiority of the proposed architecture.

• 한국정보전자통신기술학회논문지
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• 제1권3호
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• pp.97-103
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• 2008

본 논문에서는 $256{\times}256$ 입력영상을 압축을 위하여 $8{\times}8$ 블록의 유효 블록과 에지 블록으로 나눈다. 유효 블록에 대해서는 유효계수인 DC계수에 대해서만 DCT(Discrete Cosine Transform)를 수행한다. 에지 블록에 대해서는 양자화 계수가 0이 되는 위치를 예측하고, 축소된 영역 내에서 DCT를 수행하는 새로운 알고리즘을 제안한다. 이 제안한 알고리즘은 FDCT(Forward DCT)와 IDCT(Inverse DCT)의 계산 량을 줄여 부호화 시간과 복호화 시간을 감소시킬 뿐만 아니라, 허프만 부호화 시에도 각각의 블록에 대하여 분류된 블록 크기에 따라 각기 다른 수평 수직 지그 재그 스캔을 수행함으로써 압축률을 증가시킨다. 또한 제안한 알고리즘은 분류된 블록 특성에 적합한 수평 수직 지그재그 스캔을 수행함으로써 Run-Length를 줄이고, 그로 인해 향상된 압축률을 제공한다.

• 한국정보통신학회논문지
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• 제23권1호
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• pp.84-89
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• 2019

JPEG은 가장 널리 사용되는 이미지 압축 표준 기술이다. 본 논문에서는 JPEG 이미지 압축 알고리즘을 소개하고 압축 및 압축 해제의 각 단계를 서술하고자 한다. 이미지 압축은 디지털 이미지를 데이터 압축을 적용하는 과정이다. 이산코사인변환은 시간 도메인에서 주파수 도메인으로 변환하는 기술이다. 먼저, 이미지는 8 by 8 픽셀 블록으로 분할하게 된다. 둘째, 위에서 아래로 왼쪽에서 오른쪽으로 진행하면서 DCT가 각각의 블록에 적용하게 된다. 셋째, 각 블록은 양자화를 통해 압축을 진행한다. 넷째, 이미지를 구성하는 압축된 블록의 행렬은 크게 줄어든 공간에 저장된다. 끝으로, 원하는 경우 이미지는 역이산코사인변환(IDCT)을 사용하는 프로세스인 압축 해제를 통해 재구성하게 된다. 본 연구에서는 이산코사인변환 기법을 이용해 이미지 압축/복원 및 재구성하는 것에 목적을 두고 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.180-181
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• 2018

JPEG은 가장 널리 사용되는 표준 이미지 압축기술이다. 본 논문에서는 이미지 압축 알고리즘을 소개하고 압축 및 압축 해제의 각 단계를 서술하고자 한다. 이미지 압축은 디지털 이미지를 데이터 압축을 적용하는 과정이다. 이산여현변환은 시간 도메인에서 주파수 도메인으로 변환하는 기술이다. 먼저, 이미지는 8 by 8 픽셀 블록으로 분할하게 된다. 둘째, 위에서 아래로 왼쪽에서 오른쪽으로 진행하면서 DCT가 각각의 블록에 적용하게 된다. 셋째, 각 블록은 양자화를 통해 압축을 진행한다. 넷째, 이미지를 구성하는 압축된 블록의 배열은 크게 줄어든 공간에 저장된다. 끝으로, 원하는 경우 이미지는 역 이산여현변환 (IDCT)을 사용하는 프로세스인 압축 해제를 통해 재구성하게 된다.

• Journal of Electrical Engineering and Technology
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• 제13권5호
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• pp.2074-2079
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• 2018

Global state space's optimal policy is used for offline controller in the form of table by using Dynamic Programming. If an optimal policy table has a large amount of control data, it is difficult to use the system in a low capacity system. To resolve these problem, controller using the compressed optimal policy table is proposed in this paper. A DCT is used for compression method and the cosine function is used as a basis. The size of cosine function decreased as the frequency increased. In other words, an essential information which is used for restoration is concentrated in the low frequency band and a value of small size that belong to a high frequency band could be discarded by quantization because high frequency's information doesn't have a big effect on restoration. Therefore, memory could be largely reduced by removing the information. The compressed output is stored in memory of embedded system in offline and optimal control input which correspond to state of plant is computed by interpolation with Inverse DCT in online. To verify the performance of the proposed controller, computer simulation was accomplished with a one link inverted pendulum.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1062-1070
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• 2002

본 논문은 가변길이 다중비트 코딩 알고리듬을 제안하고 DCT/IDCT(이산여현변환/역이산여현변환)설계에의 적용 과정을 제시한다 가변길이 다중 비트 코딩은 일반적인 Booth's알고리듬과 같이 중첩에 의한 다중비트 코딩을 가변적인 방법을 사용하여 그 중 2의 멱승이 되는 부분 즉 2k의 SD(Signed Digit)을 생성하는 방법이다. 이렇게 발생된 SD는 곱셈에 있어서 2k의 부분적(Partial Product)을 생성하게 되고 이로 인해 필요한 하드웨어는 단순한 덧셈기와 쉬프트 연산에 필요한 플립플롭만 필요하게 되므로 설계과정에 있어서 칩의 면적과 속도 면에서 효율적인 방법이다. 본 논문에서는 이 알고리듬의 정의 및 증명과정과 실제 알고리듬 적용을 위한 DCT/IDCT의 설계방법을 논의하고 제작한 IDCT의 결과에 대해 논의한다. 설계된 IDCT칩은 병렬 고속 처리를 위한 8개의 PE(Processing Element)와 하나의 전치 메모리를 사용한 방법으로 54MHz에서 400Mpixels/sec의 동작속도를 가지며 HDTV 및 MPEG 디코더에 적용하여 동작을 검증하였다.