• 한국정보통신학회논문지
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• 제19권5호
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• pp.1157-1162
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• 2015

본 논문에서는 OFDM 기반의 4x4 MIMO 알고리즘을 설계 및 구현을 하였으며, 구현된 결과를 검증하기 위한 방법을 제시한다. 알고리즘은 MRVD와 QRM-MLD을 적용했다. Matlab과 Simulink를 이용하여 채널 추정 및 MIMO 알고리즘을 Floating-point와 Fixed-point 모델로 설계하였다. 그 다음 Modelsim을 이용하여 VHDL로 구현한다. 구현된 알고리즘의 성능 검증을 위해 설계한 Simulink 모델과 Modelsim 시뮬레이션, ISE ChipScope, 그리고 오실로스 코프로 측정한 결과를 비교하는 방법을 사용하였다. 이 방법은 시스템이 완성되지 않은 상태에서 구현된 알고리즘을 검증하는 방법이다. 검증 결과 ChipScope의 결과와 오실로스코프의 결과가 동일함을 확인하였고, 백홀 시스템에 적용이 가능함을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.139-141
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• 2006

Quantum-dot Cellular Automata (QCA) is one of the most promising next generation nano-electronic devices which will inherit the throne of CMOS which is the domineering implementation technology of large scale low power digital systems. In late 1990s, the basic operations of the QCA cell were already demonstrated on a hardware implementation. Also, design tools and simulators were developed. Nevertheless, its design technology is not quite ready for ultra large scale designs. This paper proposes a new approach which enables the QCA designs to inherit the verification methodologies and tools of CMOS designs, as well. First, a set of disciplinary rules strictly restrict the cell arrangement not to deviate from the predefined structures but to guarantee the deterministic digital behaviors. After the gate and interconnect structures of the QCA design are identified, the signal integrity requirements including the input path balancing of majority gates, and the prevention of the noise amplification are checked. And then the digital logic is extracted and stored in the OpenAccess common engineering database which provides a connection to a large pool of CMOS design verification tools. Towards validating the proposed approach, we designed a 2-bit QCA adder. The digital logic is extracted, translated into the Verilog net list, and then simulated using a commercial software.

• Smart Structures and Systems
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• 제3권4호
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• pp.455-474
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• 2007

A flexibility-based distributed computing strategy (DCS) for structural health monitoring (SHM) has recently been proposed which is suitable for implementation on a network of densely distributed smart sensors. This approach uses a hierarchical strategy in which adjacent smart sensors are grouped together to form sensor communities. A flexibility-based damage detection method is employed to evaluate the condition of the local elements within the communities by utilizing only locally measured information. The damage detection results in these communities are then communicated with the surrounding communities and sent back to a central station. Structural health monitoring can be done without relying on central data acquisition and processing. The main purpose of this paper is to experimentally verify this flexibility-based DCS approach using wired sensors; such verification is essential prior to implementation on a smart sensor platform. The damage locating vector method that forms foundation of the DCS approach is briefly reviewed, followed by an overview of the DCS approach. This flexibility-based approach is then experimentally verified employing a 5.6 m long three-dimensional truss structure. To simulate damage in the structure, the original truss members are replaced by ones with a reduced cross section. Both single and multiple damage scenarios are studied. Experimental results show that the DCS approach can successfully detect the damage at local elements using only locally measured information.

• 한국통신학회논문지
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• 제21권6호
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• pp.1533-1545
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• 1996

In this paper, the design and implementation of echo canceller with new variable step size algorithm is discussed. The method used in the new algorithm is to periodically adopt the test function which helps an optimal coefficient tracking. This algorithm outperforms LMS and VS algorithms in convergence speed and steady state error. As the period of test function is decreased, the speed of convergence is improved, but the number of calculation is increased, then the trade off between these parameters must be considered. Simulation results show new algorithm outperforms LMS and VS algorithms in convergence rate. For the design of hardware, circuit is designed with VHDL, and synthesized with Act1 withc is a FPGA library of ActelTM in use of synovation of InterGraph$^{TM}$. Verification of the synthesized circuit is carried out with simulator DLAB. The circuit based on the algorithm which is suggested in this paper calculated 7 radix places of inary number. A simulation data for the verification is based on the data of algorithm simulation. When the same input data is applied to the both simulation, output results of circuit simulation had slight difference in compare with that of algorithm simulation. The number of used gate is about 5,500 and We have 5.53MHz in maximum frequency.y.

• 항공우주시스템공학회지
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• 제17권6호
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• pp.133-143
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• 2023

본 논문에서는 유무인 협업을 위한 유인회전익기에 의한 다수 무인기 운용통제기술의 요구도 검증을 위한 통합검증환경의 요구도 분석, 구현 및 검증에 대해 기술하였다. 통합검증환경은 유인회전익기 비행 모의, 무인항공기 비행 및 임무장비 모의, 무인항공기 제어 및 유인회전익기와의 통제권 변경을 위한 지상통제장비 모의, 유인회전익기 및 무인항공기 임무계획 작성 및 전송을 위한 운용통제장비 모의로 구성된다. 각각 구현된 구성품들은 소프트웨어/하드웨어 통합시험을 통해 요구도를 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.1015-1020
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• 2003

생체정보를 활용하여 개인정보를 보호하는 기술 가운데 화자증명은 다양한 사용편의성과 구현비용 면에서 이점을 갖고 있어 폭넓은 활용이 기대된다. 화자증명은 증명성능의 신뢰성, 음성문장 사용의 유연성, 증명시스템 복잡도의 효율성 면에서 높은 수준을 달성해야 한다. 지속음은 화자 구별력이 뛰어나며 구별되는 종류가 한정적이고, MLP(multilayer perceptron)는 높은 패턴인식률과 신속한 동작성능을 갖고 있어 화자증명 시스템이 이와 같은 특성을 달성하기 위한 유력한 수단을 제공한다. 본 논문에서는 지속음과 MLP를 적용한 시스템을 구현하고 한국어 음성 데이터베이스를 이용하여 이 시스템의 성능을 측정하고 분석한다. 실험의 결과는 지속음이 세 가지 특성에 대해 우수한 효과를 가지며 MLP가 높은 신뢰성과 효율성을 달성하는 데 실질적인 도움이 됨을 확인한다.

• 한국정보통신학회논문지
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• 제25권2호
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• pp.259-266
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• 2021

USB 버스는 편리하게 사용할 수 있고 빠르게 데이터를 전송하는 장점이 있어서, FPGA 개발보드와 PC 사이의 표준적인 인터페이스이다. 본 논문에서는 Cypress FX3 USB 3 브릿지 칩에 대한 slave FIFO 인터페이스를 사용하여 FPGA 검증 시스템을 구현하였다. slave FIFO 인터페이스 모듈은 FIFO 구조의 호스트 인터페이스 모듈과 마스터 버스 제어기와 명령 해독기로 구성되며, FX3 브릿지 칩에 대한 스트리밍 데이터 통신과 사용자 설계 회로에 대한 메모리 맵 형태의 입출력 인터페이스를 지원한다. 설계 검증 시스템에는 Cypress FX3 칩과 Xilinx Artix FPGA (XC7A35T-1C5G3241) 칩으로 구성된 ZestSC3 보드가 사용되었다. C++ DLL 라이브러리와 비주얼 C# 언어를 사용하여 개발한 GUI 소프트웨어를 사용하여, 사용자 설계 회로에 대한 FPGA 검증 시스템이 다양한 클록 주파수 환경에서 올바로 동작함을 확인하였다. 설계한 FPGA 검증 시스템의 slave FIFO 인터페이스 회로는 모듈화 구조를 갖고 있어서 메모리맵 인터페이스를 갖는 다른 사용자 설계 회로에도 응용이 가능하다.

• 융합신호처리학회논문지
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• 제10권4호
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• pp.274-279
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• 2009

시스템수준 설계방법론에서 널리 사용하고 있는 설계흐름도는 시스템명세, 시스템수준의 HW/SW 분할, HW/SW 통합설계, 가상 또는 물리적 프로토타입을 이용한 통합검증, 시스템통합으로 구성된다. 본 논문에서는 SystemVerilog와 SystemC를 기반으로 하여 신속한 기능검증이 가능한 native-code 통합검증환경과 클럭수준 검증까지 가능한 계층화 통합검증환경을 각각 구현하였다. Native-code 통합검증환경은 시스템수준 설계언어인 SystemC를 이용하여 HW/SW 분할단계를 수행한 후, SoC 설계의 HW부분과 SW부분을 각각 SystemVerilog와 SystemC로 모델링하여 상호작용을 하나의 시뮬레이션 프로세스로 검증한다. 계층화된 SystemVerilog 테스트벤치는 임의의 테스트벡터를 생성하여 DUT의 모서리 시험을 포함하는 검증환경으로 본 논문에서는 SystemC를 도입하여 다중 상속을 가지는 통합검증환경의 구성요소를 먼저 설계한 후, SystemVerilog DPI와 ModelSim 매크로를 이용하여 SystemVerilog 테스트벤치와 결합된 통합검증환경을 설계한다. 다중 상속은 여러 기초클래스를 결합한 새로운 클래스를 정의하여 코드의 재사용성을 높이는 장점을 가지므로, 본 논문의 SystemC를 도입한 통합검증환경 설계는 검증된 기존의 코드를 재사용할 수 있는 이점을 가진다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(1)
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• pp.35-38
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• 2004

In this paper, we aim to implement the embedded VoIP Phone based on EISC core Microcontroller. EISC is recently new microprocessor architecture, which contains both advantage of RISC and CISC. This advantages are desirably resulted in high code density, high performance and 16/32/64bit scalable instruction length. Also, we select the embedded system which can be guaranteed performance and economical efficiency for implementation that system. As the step of this research, we first study basic system for implementation of target system. Next, we construct the structure of embedded VoIP Phone based on 32bit EISC MCU efficiently. And then we realize that constructed system and verify the performance of that realized system by the test of voice communication in field.

• ETRI Journal
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• 제41권6호
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• pp.863-872
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• 2019

Elliptic curve cryptography is a relatively lightweight public-key cryptography method for key generation and digital signature verification. Some lightweight curves (eg, Curve25519 and Curve Ed448) have been adopted by upcoming Transport Layer Security 1.3 (TLS 1.3) to replace the standardized NIST curves. However, the efficient implementation of Curve Ed448 on Internet of Things (IoT) devices remains underexplored. This study is focused on the optimization of the Curve Ed448 implementation on low-end IoT processors (ie, 8-bit AVR and 16-bit MSP processors). In particular, the three-level and two-level subtractive Karatsuba algorithms are adopted for multi-precision multiplication on AVR and MSP processors, respectively, and two-level Karatsuba routines are employed for multi-precision squaring. For modular reduction and finite field inversion, fast reduction and Fermat-based inversion operations are used to mitigate side-channel vulnerabilities. The scalar multiplication operation using the Montgomery ladder algorithm requires only 103 and 73 M clock cycles on AVR and MSP processors.