• 제목/요약/키워드: IEEE 802.1 ln

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PC-to-TV 를 위한 댁내 무선 환경 구축 기술 (Wireless Network Engineering for PC-to-TV Solution)

  • 이영탁;김기돈;허성필;윤병완;이미숙
    • 한국정보통신설비학회:학술대회논문집
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    • 한국정보통신설비학회 2007년도 학술대회
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    • pp.73-76
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    • 2007
  • 국내의 홈네트워크 서비스는 홈오토메이션 제공 중심에서 엔터테인먼트 요소가 강화된 멀티미디어 기반의 네트워크 서비스로 변모하고 있다. 홈네트워크를 구성하는 요소 중 PC와 TV는 댁내에 멀티미디어 기반의 네트워크 서비스를 구축하는데 있어 가장 중요한 역할을 수행할 것으로 예상된다. 그에 따라 PC와 TV 간 네트워크를 구축하는 것이 중요한 이슈로 떠오르고 있다. 그러나 PC와 TV 간 네트워크 구축을 위해서는 댁내 노출 배선 등의 문제로 인하여 무선 기술을 사용하는 것이 유용하지만, 현재 기존 무선 전송 기술(IEEE 802.11 a/b/g, Bluetooth 등)들은 HD 등의 대용량 컨텐츠 전송 및 QoS 를 제공하기가 어렵다. 따라서 본 논문에서는 PC와 TV 간 무선으로 네트워크 구축시 고려사항 및 무선전송기술개발 요소를 살펴본다. 특히 무선전송기술로는 고속 데이터 전송이 가능한 UWB(Ultra Widebnad)와 IEEE 802.11n 기술을 중심으로 고려한다. 또한 UWB와 IEEE 802.11n을 이용하여 네트워크가 구축되었을 때 제공 가능한 서비스 시나리오에 대해서도 소개한다.

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저잡음 증폭기를 위한 프로그램 가능한 고주파 Built-In Self-Test회로 (Programmable RF Built-ln Self-Test Circuit for Low Noise Amplifiers)

  • 류지열;노석호
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 2005년도 춘계종합학술대회
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    • pp.1004-1007
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    • 2005
  • 본 논문에서는 저잡음 증폭기 (Low Noise Amplifier, LNA)를 위한 프로그램 가능한 RF (고주파) BIST (Built-In Self-Test) 회로를 제안한다. 개발된 BIST 회로는 온 칩 형태로 DC 측정만을 이용하여 LNA의 RF 변수들을 측정할 수 있다. BIST 회로는 프로그램 가능한 커패시터 뱅크 (programmable capacitor banks)를 가진 test amplifier와 RF 피크 검출기로 구성되어 있다. 이러한 온 칩 회로는 각각 GSM, Bluetooth 및 IEEE802.11g의 응용을 위해 세 가지 주파수 대, 즉 1.8GHz, 2.4GHz 및 5GHz에서 사용할 수 있도록 프로그램 되어있고, LNA가 가지는 RF 사양들, 즉 입력 임피던스 및 전압이득 등을 DC 전압으로 변화시켜주는 역할을 한다.

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무선 랜 모뎀용 저전력 FFT/IFFT프로세서 설계 (Low-power FFT/IFFT Processor for Wireless LAN Modem)

  • 신경욱
    • 한국통신학회논문지
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    • 제29권11A
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    • pp.1263-1270
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    • 2004
  • OFDM (Orthogonal Frequency Division Multiplexing) 기반의 무선 랜 모뎀에 사용되는 고속/저전력 64-점 FFT/IFFT 프로세서 코어를 설계하였다. Radix-2/4/8 DIF (Decimation-In-Frequency) FFT 알고리듬을 R2SDF (Radix-2 Single-path Delay Feedback) 구조에 적용하여 설계하였으며, 내부 데이터 흐름 특성에 대한 분석을 토대로 데이터 패스의 불필요한 switching activity를 제거함으로써 전력소모를 최소화하였다. 회로 레벨에서는 내부의 상수 곱셈기와 복소수 곱셈기를 절사형(truncated) 구조로 설계하여 칩 면적과 전력소모가 감소되도록 하였다. Verilog-HDL로 설계된 64점 FFT/IFFT 코어는 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 28,100 게이트로 합성되었으며, 추출된 게이트 레벨 netlist와 SDF를 이용한 타이밍 시뮬레이션 결과, 50-MHz@2.5-V로 안전하게 동작하는 것으로 검증되어 64점 FFT/IFFT 연산에 1.3-${\mu}\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어를 FPGA에 구현하여 다양한 테스트 벡터로 동작시킨 결과 정상 동작함을 확인하였으며, 50-dB 이상의 신호대잡음비(SNR) 성능과 50-MHz@2.5-V 동작조건에서 약 69.3-mW의 평균 전력모소를 나타내었다.