• 한국정보통신설비학회:학술대회논문집
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• 2007.08a
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• pp.73-76
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• 2007

국내의 홈네트워크 서비스는 홈오토메이션 제공 중심에서 엔터테인먼트 요소가 강화된 멀티미디어 기반의 네트워크 서비스로 변모하고 있다. 홈네트워크를 구성하는 요소 중 PC와 TV는 댁내에 멀티미디어 기반의 네트워크 서비스를 구축하는데 있어 가장 중요한 역할을 수행할 것으로 예상된다. 그에 따라 PC와 TV 간 네트워크를 구축하는 것이 중요한 이슈로 떠오르고 있다. 그러나 PC와 TV 간 네트워크 구축을 위해서는 댁내 노출 배선 등의 문제로 인하여 무선 기술을 사용하는 것이 유용하지만, 현재 기존 무선 전송 기술(IEEE 802.11 a/b/g, Bluetooth 등)들은 HD 등의 대용량 컨텐츠 전송 및 QoS 를 제공하기가 어렵다. 따라서 본 논문에서는 PC와 TV 간 무선으로 네트워크 구축시 고려사항 및 무선전송기술개발 요소를 살펴본다. 특히 무선전송기술로는 고속 데이터 전송이 가능한 UWB(Ultra Widebnad)와 IEEE 802.11n 기술을 중심으로 고려한다. 또한 UWB와 IEEE 802.11n을 이용하여 네트워크가 구축되었을 때 제공 가능한 서비스 시나리오에 대해서도 소개한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• v.9 no.1
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• pp.1004-1007
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• 2005

This paper presents a programmable RF BIST (Built-in Self-Test) circuit for low noise amplifiers. We have developed a new on-chip RF BIST circuit that measures RF parameters of low noise amplifier (LNA) using only DC measurements. The BIST circuit contains test amplifier with programmable capacitor banks and RF peak detectors. The test circuit utilizes output DC voltage measurements and these measured values are translated into the LNA specifications such as input impedance and gain using the mathematical equations. Our on-chip BIST can be self programmed for 1.8GHz, 2.4GHz and 5.25GHz LNA for GSM, Bluetooth and IEEE802.11g standards.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.29 no.11A
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• pp.1263-1270
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• 2004

A low-power 64-point FFT/IFFT processor core is designed, which is an essential block in OFDM-based wireless LAM modems. The radix-2/418 DIF (Decimation-ln-Frequency) FFT algorithm is implemented using R2SDF (Radix-2 Single-path Delay Feedback) structure. Some design techniques for low-power implementation are considered from algorithm level to circuit level. Based on the analysis on infernal data flow, some unnecessary switching activities have been eliminated to minimize power dissipation. In circuit level, constant multipliers and complex-number multiplier in data-path are designed using truncation structure to reduce gate counts and power dissipation. The 64-point FFT/IFFT core designed in Verilog-HDL has about 28,100 gates, and timing simulation results using gate-level netlist with extracted SDF data show that it can safely operate up to 50-MHz＠2.5-V, resulting that a 64-point FFT/IFFT can be computed every 1.3-${\mu}\textrm{s}$. The functionality of the core was fully verified by FPGA implementation using various test vectors. The average SQNR of over 50-dB is achieved, and the average power consumption is about 69.3-mW with 50-MHz＠2.5-V.