• Proceedings of the Korean Information Science Society Conference
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• 2011.06d
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• pp.90-93
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• 2011

최근 전 세계적으로 전자여권(ePassport), 전자주민등록증(NID, National e-ID) 등과 같은 전자신분증(e-ID, electronic ID)을 도입하기 위한 연구가 활발히 진행되고 있다. 국내에서도 전자주민등록증을 도입하기 위한 사업을 진행하고 있다. 전자신분증은 비접촉식 스마트카드 기능의 IC(Integrated Circuit) 칩에 개인 정보 및 생체 정보를 저장하고 암호 처리, 접속 대상의 인증, 기억 데이터의 관리 등의 보안 기능을 포함하는 신분증이다. 본 논문에서는 전자신분증의 구조와 국·내외 동향, 그리고 전자신분증 기술 동향을 분석하고, 이를 바탕으로 향후 전자신분증 도입 시 고려되어야 할 사항을 살펴보도록 한다.

• Proceedings of the KAIS Fall Conference
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• 2010.05a
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• pp.183-186
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• 2010

최근 전 세계적으로 전자여권을 도입하기 위한 연구가 미국을 중심으로 활발히 진행되고 있다. 또한 전자여권은 비접촉식 스마트카드 기능의 IC(Integrated Circuit) 칩에 사용자의 정보와 바이오정보 그리고 여러 보안 기능들을 포함함으로써 기존의 여권에서 발생하는 문제점들을 해결하고 있다. 그러나 기존의 RFID(Radio Frequency Identification) 기술에서 발생하는 데이터 위변조, 도청, 무단복제 및 바이오정보 노출 등의 문제점들을 아직 내재하고 있다. 따라서 본 논문에서는 현재 필수로 적용되는 BAC 메커니즘을 조금 더 안정적이고 효율적으로 개선한 EBAC 메커니즘을 제안한다.

• Proceedings of the KIEE Conference
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• 2001.07d
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• pp.2054-2056
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• 2001

기존의 유로도로와 유료터널의 톨게이트에서 정체로 인한 개선방안이 시급히 요구되어 진다. 이에 대해 차량속도를 향상시키며 평균차량 대기시간을 줄이는 새로운 요금정산 방법인 전자자동 요금징수 시스템에 대해 기술하였다. 유로도로를 통과시 차량당 요금정산을 위해 평균대기 시간이 길어짐으로 인해 공해, 유류 낭비 뿐만 아니라 과다한 물류비로 인해 국가적으로 손실이 엄청 크다. 이에 대해 기능이 향상되고 보안성이 뛰어난 Off- Line의 상거래 처리가 가능한 비접촉식 IC 카드를 대상으로 게이트 리더기와 원격정보 수집장치로 구성으로 설계 및 제작을 하였다. 기존의 방식보다 차량대기속도 및 평균주행속도가 15%에서 40% 가량 개선됨을 확인할 수가 있었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.42 no.4 s.334
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• pp.29-36
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• 2005

This paper presents the first hardware design of ARIA that KSA(Korea Standards Association) decided as the block encryption standard at Dec. 2004. The ARIA cryptographic algorithm has an efficient involution SPN (Substitution Permutation Network) and is immune to known attacks. The proposed ARIA design based on 1 cycle/round include a dual port ROM to reduce a size of circuit md a high speed round key generator with barrel rotator. ARIA design proposed is implemented with Xilinx VirtexE-1600 FPGA. Throughput is 437 Mbps using 1,491 slices and 16 RAM blocks. To demonstrate the ARIA system operation, we developed a security system cyphering video data of communication though Internet. ARIA addresses applications with high-throughput like data storage and internet security protocol (IPSec and TLS) as well as IC cards.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 2006.06a
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• pp.351-355
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• 2006

RSA 암호 시스템은 IC카드, 모바일 및 WPKI, 전자화폐, SET, SSL 시스템 등에 많이 사용된다. RSA는 모듈러 지수승 연산을 통하여 수행되며, Montgomery 곱셈기를 사용하는 것이 효율적이라고 알려져 있다. Montgomery 곱셈기에서 임계 경로 지연 시간(Critical Path Delay)은 세 피연산자의 덧셈에 의존하고 캐리 전파를 효율적으로 처리하는 문제는 Montgomery 곱셈기의 효율성에 큰 영향을 미친다. 최근 캐리 전파를 제거하는 방법으로 캐리 저장 덧셈기(Carry Save Adder, CSA)를 사용하는 연구가 계속 되고 있다. McIvor외 세 명은 지수승 연산에 최적인 CSA 3단계로 구성된 Montgomery 곱셈기와 CSA 2단계로 구성된 Montgomery 곱셈기를 제안했다. 시간 복잡도 측면에서 후자는 전자에 비해 효율적이다. 본 논문에서는 후자보다 빠른 연산을 수행하기 위해 캐리 전파 제거 특성을 가진 이진 부호 자리(Signed-Digit, SD) 수 체계를 사용한다. 두 이진 SD 수의 덧셈을 수행하는 잉여 이진 덧셈기(Redundant Binary Adder, RBA)를 새로 제안하고 Montgomery 곱셈기에 적용한다. 기존의 RBA에서 사용하는 이진 SD 덧셈 규칙 대신 새로운 덧셈 규칙을 제안하고 삼성 STD130 $0.18{\mu}m$ 1.8V 표준 셀 라이브러리에서 지원하는 게이트들을 사용하여 설계하고 시뮬레이션 하였다. 그 결과 McIvor의 2 방법과 기존의 RBA보다 최소 12.46%의 속도 향상을 보였다.

• Journal of KIISE:Computer Systems and Theory
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• v.31 no.1_2
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• pp.1-9
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• 2004

The important arithmetic operations over finite fields include exponentiation, division, and inversion. An exponentiation operation can be implemented using a series of squaring and multiplication operations using a binary method, while division and inversion can be performed by the iterative application of an AB$^2$ operation. Hence, it is important to develop a fast algorithm and efficient hardware for this operations. In this paper presents new bit-serial architectures for the simultaneous computation of multiplication and squaring operations, and the computation of an $AB^2$ operation over $GF(2^m)$ generated by an irreducible AOP of degree m. The proposed architectures offer a significant improvement in reducing the hardware complexity compared with previous architectures, and can also be used as a kernel circuit for exponentiation, division, and inversion architectures. Furthermore, since the Proposed architectures include regularity and modularity, they can be easily designed on VLSI hardware and used in IC cards.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.1
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• pp.8-15
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• 2007

This paper proposed hardware architecture of the block cryptographic algorithm HIGHT aiming small size and low power application, and analyzed its performance. The HIGHT is a modified algorithm of the Feistel. The encryption and decryption circuit were designed as one iterative block. It reduces the redundant circuit that yields small area. For the performance improvement, the circuit generates 32-bit subkey during 1 clock cycle. we synthesized the HIGHT with Hynix $0.25-{\mu}m$ CMOS technology. The proposed circuit size was 2.658 EG(equivalent gate), and its power consumption was $10.88{\mu}W$ at 2.5V for 100kHz. It is useful for a passive RFID tag or a smart IC card of a small size and low power.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.48 no.6
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• pp.43-50
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• 2011

Currently, conventional security methods including IC card or password type method are quickly switched into biometric security systems in various applications and the electrocardiogram (ECG) has been considered as one of novel biometrics way. However, conventional ECG based biometrics used lead II signal which conventionally used for formulaic signal to heart disease diagnosis and it is not suitable for biometrics since it is rather difficult to find consistent features for heart disease patents. To overcome this problem, we developed new biometrics system using ECG lead III signals. For wave extraction, signal peak points are extracted through AAV algorithm. For feature selection, extracted waves are categorized into one of four wave types and total twenty two features including number of vertices, wave shapes, amplitude information and interval information are extracted based on their wave types. Experimental results for thirty-six people showed 100% specificity, 95.59% sensitivity and 99.17% of overall identification accuracy.

• Journal of the Institute of Electronics and Information Engineers
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• v.52 no.8
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• pp.159-165
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• 2015

In this paper, we designed and tested of the passive millimeter-wave imaging system in near range. The proposed passive millimeter-wave imaging system consists two parts. The first part is a 94 GHz band millimeter imaging sensor which is coupled to an antenna, two LNAs, and a diode detector. The second part is a control unit. The control unit is consists of the 2-axes Cartesian robot, the data acquisition (DAQ), and imaging program. The 2-axes Cartesian robot should be able to scan a 2-D image of the metalic tools, IC card and plastic objects, with a raster scanning method. The passive millimeter-wave image of $20{\times}20$ pixels is acquired within less than 60s, and is immediately displayed and stored for post processing.In order to improve the image quality, interpolation methods are applied.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.29 no.5A
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• pp.554-565
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• 2004

In this paper, we implement single cycle and multi cycle adders. We can compare area and time by using the implemented adders. The size of adders is 64, 128, 256-bits. The architecture of hybrid adders is that the carry-out of small adder groups can be interconnected by utilizing n carry propagate unit. The size of small adder groups is selected in three formats - 4, 8, 16-bits. These adders were implemented with Verilog HDL with top-down methodology, and they were verified by behavioral model. The verified models were synthesized with a Samsung 0,35(um), 3.3(V) CMOS standard cell library while a using Synopsys Design Compiler. All adders were synthesized with group or ungroup. The optimized adder for a Crypto-processor included Smart Card IC is that a 64-bit RCA based on 16-bit CLA. All small adder groups in this optimized adder were synthesized with group. This adder can operate at a clock speed of 198 MHz and has about 961 gates. All adders can execute operations in this won case conditions of 2.7 V, 85 $^{\circ}C$.