• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1991년도 한국자동제어학술회의논문집(국제학술편); KOEX, Seoul; 22-24 Oct. 1991
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• pp.1796-1800
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• 1991

Picture Archiving and Communication Systems(PACS) provide an integration of digital imaging information in a hospital, which encompasses various imaging equipment, viewing workstations, database archive systems, and a high speed fiber optic network. One of the most important requirements for integration is the standardization of communication protocols to connect devices from different vendors. Since 1985, the ACR-NEMA standard provides a hardware interface, a set of software commands, and a consistent set of data formats for point-to-point interconnection of medical equipment. However, it has been shown to be inadequate for PACS networking environments, because of its point-to-point nature and its inflexibility to allow other services and protocols in the future. Based on previous experience of PACS developments in The University of Arizona, a new communication protocol for PACS networks has been suggested to the ACR-NEMA Working Group VI. The defined PACS protocol is intended to facilitate the development of PACS's capable of interfacing with other hospital information systems. Also, it is intended to allow the creation of diagnostic information data bases which can be interrogated by a variety of distributed devices. A particularly important goal is to support communications in a multivendor environment. The new protocol specifications are defined primarily as a combination of the International Organization for Standardization / Open Systems Interconnection (ISO/OSI) protocols and the data format portion of ACR-NEMA standard. This paper addresses the specification and implementation of the proposed PACS protocol into network node. The protocol specification, which covers Presentation, Session, Transport, and Network layers, is summarized briefly. The implementation has natural extentions to Global PACS environments. The protocol implementation is discussed based on our implementation efforts in the UNIX Operating System Environment. At the same time, results of performance evaluation are presented to demonstrate the implementation of defined protocol. The testing of performance analysis is performed on the PACS prototype node.

• 한국항공우주학회지
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• 제42권8호
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• pp.674-682
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• 2014

RFTS(Radio Frequency Test Set)은 저궤도 위성과 정지궤도 위성의 AI&T 기간 동안 TC&R RF 서브시스템을 검증하는 필수 장비이다. 본 논문에서는 새로운 RFTS의 상세 설계 내용을 제시하는데 기존의 RFTS와 달리 위성 프로젝트 별 시험 수행 시 수정 없이 바로 적용할 수 있도록 하였다. 하드웨어와 소프트웨어는 이를 만족하도록 설계 되었고 기능 별 모듈화와 상용품 사용의 확장으로 보다 손쉬운 제어와 운용이 될 수 있도록 하였으며 시스템의 신뢰성 향상을 가져오도록 하였다. 또한 보다 정확한 기준 클락을 채택하여 RF 측정에 대한 신뢰도를 높였다.

• 전기전자학회논문지
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• 제6권1호
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• pp.47-53
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• 2002

본 논문은 8051 마이크로프로세서의 내부 코아 특성과 시스템 재사용에 대한 통합설계 방법을 사용하여 하나의 시스템을 제작하였다. 또한 이 시스템을 독립적으로 사용할 뿐만 아니라 다른 시스템의 모듈로서 사용할 수 있도록 시스템을 설계 및 구현한다. 제안된 방법에서 재사용이 가능하도록 시스템 자체를 객체형으로 구현하고, 시스템들 간의 연결을 위해 객체형이 구현된다. 이러한 객체형의 요구에 맞추어 시스템들이 자기정보를 가지고 다른 시스템들과 연결되었을 때 자신의 정보를 제공함으로써 자동 인식되고, 시스템 자체가 다른 시스템에 재 적용될 수 있도록 한다. 본 논문에서 제안된 방법은 기존의 Z-80 계열의 교육용 제어보드와 비교 분석하여, 제안한 시스템이 확장성의 효율성을 제공할 뿐만 아니라, 대부분의 기능을 소프트웨어로 처리하여 개발 기간, 비용 및 보드 크기가 축소되는 등의 장점을 입증하였다. 또한 객체형 시스템 아키텍처로 설계하여 확장성과 이식성이 증대되는 특징을 보였다.

• 한국정보통신학회논문지
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• 제10권4호
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• pp.731-738
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• 2006

최근 급속하게 발달하고 있는 컴퓨터 네트워크와 인터넷을 기반으로 시간과 공간적인 제약에 구애받지 않고 지능적인 서비스를 수행하기 위한 유비쿼터스 컴퓨팅(Ubiquitous Computing)이 등장하였다. 이러한 유비쿼터스 컴퓨팅을 가능하게 하는 핵심 기술로 물리 적 객체에 부착된 태그의 정보를 무선 주파수를 통하여 처리하는 RFID(Radio Frequency Identification : 무선 주파수 식별) 기술이 주목받고 있다. 그러나 현재 RFID 관련 연구는 태그와 리더에 관련된 하드웨어적인 연구들만 활발하게 진행되고 있고, 실제 이를 서비스하기 위한 소프트웨어 기술과 관련된 연구는 미흡한 실정이다. 이에 본 논문에서는 유비쿼터스 컴퓨팅의 핵심 기술로 주목 받고 있는 RFID응용 서비스를 효율적으로 처리 할 수 있는 소프트웨어 아키텍처에 관한 연구를 진행하였다. 먼저 기존에 제안된 EPC 네트워크 아키텍처와 어플리케이션 개발 및 통합에 이용되는 개념적인 어플리케이션 아키텍처들의 특징을 비교 및 분석하고 각각의 아키텍처들이 가지고 있는 장 단점을 기반으로 새로운 아키텍처를 제안하였다.

• 한국지진공학회논문집
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• 제15권5호
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• pp.11-24
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• 2011

고정반복법에 의한 암시적 HHT 시간적분법을 이용하여 3층 3경간 철근콘크리트 골조구조물을 수치해석모형과 물리적 분구조모형으로 나누어 실시간 하이브리드실험을 실시하였다. 물리적 부분구조모형으로는 1층 내부 비연성기둥 1개소가 선택되었고, 수치해석모형에 일축 방향의 지진하중을 시편이 심한 손상에 의하여 파괴에 이를 때까지 작용시켰다. 비선형 유한요소해석 프로그램인 Mercury가 실시간 하이브리드실험을 위하여 새로이 개발 및 적용되었다. 실험결과는 물리적 부분구조모형의 상부 수평방향 층간변위비를 OpenSees에 의한 수치해석시뮬레이션과 진동대실험의 그것과 비교하였다. 본 실험은 가장 복잡한 실시간 하이브리드실험 중의 하나이고, 하드웨어, 알고리즘 그리고 모형에 대한 기술적인 내용을 본 논문에 자세히 설명하였다. 수치해석모형의 개선, 물리적 부분구조 모형 접선강성행렬의 유한요소해석 프로그램에서의 평가 그리고 하중기반 보-요소의 요소상태결정의 연산시간을 줄이기 위한 소프트웨어의 개선이 이루어진다면 실시간 하이브리드실험과 진동대실험결과의 비교는 권장할 만하다. 그리고 "지진과 같은 동적하중하의 복잡한 구조물의 수치해석시뮬레이션"이라는 목적을 위하여 실시간 하이브리드실험은 동적하중에 대한 실험적 검증을 점진적으로 수치해석모형으로 대체하기 위한 저비용-고효율 실험법으로서의 가치를 충분히 가지고 있다고 할 수 있다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}

• 한국우주과학회:학술대회논문집(한국우주과학회보)
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• 한국우주과학회 2003년도 한국우주과학회보 제12권2호
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• pp.91-91
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• 2003

위성을 발사하기 전까지는 지상에서 EGSE(Electrical Ground Support Equipment)를 이용하여 충분한 시스템 단위의 위성체 기능 시험을 수행한다. KOMPSAT-2(Korea Multi-Purpose Satellite - 2)와 같은 소형 위성의 서브시스템 각각이 요구사항에서 제시하는 규격을 만족하는지 여부를 점검하는 단계에서 전력계 관련 서브시스템의 기능 시험도 EPS(Electrical Power Subsystem) Test Plan에 의해 순차적으로 수행한다. KOMPSAT-2 ETB(Engineering Test Bed)에서의 전력계 시험은 먼저 Test Fuse Modules Check를 수행하였다. 퓨즈 모듈은 PCU(Power Control Unit) 상에 설치되어 있는 장치로써 퓨즈 모듈의 입력과 출력 사이에 도통성 및 다른 출력과의 절연성을 검증한다. 다음으로 EGSE 중 PMTS(Power Monitor Test Set)와 PCU와의 직렬 인터페이스를 점검하는 PCU Interface Check를 수행하였다 시험절차서에 따라 PCU가 가지는 릴레이 스위치에 대하여 명령어를 보내어 릴레이의 동작 상태 및 출력 전압 등을 점검한다. 다음 단계에서는 DC Integration을 수행하여 ETB 하니스 중 전원 관련 라인을 점검하였다 PCU는 모든 위성체 하드웨어에 전력을 공급하는 장비로써 과전력으로부터 하드웨어를 보호하기 위하여 하니스를 연결하기 전에 우선적으로 시험한다. 다음으로는 ECU(EPS Control Unit)가 각각에 해당하는 하드웨어에 명령어를 보내어 전력계 전체적인 동작 상태 검증하는 EPS Hardware Command & Telemetry Checkout을 수행하였다. ECU는 전력계의 모든 하드웨어를 제어하고 그 상태를 모니터링하는 기능을 한다. PCU와의 인터페이스를 통하여 전력의 제어 및 분배에 관련되는 특성을 제어 및 모니터하며 DDC(Deploy Device Controller)는 ECU로부터 명령어를 받아서 arm 및 safe 상태에 대한 텔리 메트리 데이터를 제공한다 그리고, SAR(Solar Array Regulator)는 ECU로부터 Bypass Relay 및 ARM Relay에 관한 명령어를 받아 수행되며 그에 따른 텔리 메트리 데이터를 제공한다. 마지막으로 EPS 소프트웨어를 검증하는 EPS Software Verification을 수행하였다 전력계 소프트웨어의 설계의 검증 부분은 현재 설계 제작된 전력계 .소프트웨어의 동작 특성 이 위성 의 전체 운용개념과 연계하여 전력계 소프트웨어가 전력계 및 위성체의 요구조건을 만족시키는지를 확인하는데 있다. 전력계 운용 소프트웨어는 배터리의 충ㆍ방전을 효율적으로 관리해 3년의 임무 기간동안 위성체에 전력을 공급할 수 있도록 설계되어 있다

• 한국융합학회논문지
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• 제7권5호
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• pp.15-21
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• 2016

최근 프로세서의 집적도는 급속도로 발전하고 있으나 클락 스피드는 증가하지 않는 대신에 프로세서 내의 코어 수가 늘어나고 있는 실정으로 프로그래밍 속도 향상을 위한 방법에 대한 연구가 필수적이라 할 수 있다. 이에 본 논문에서는 현재 연산 가속화를 위해 사용되는 매니 코어 프로세서의 대표적인 인텔 제온 파이의 성능 분석을 위하여 퀀텀 에스프레소를 활용하였다. 또한 제온 파이에서 MPI 실행시 랭크의 수를 변화시키면서 성능 벤치마킹을 수행하여 하드웨어적인 성능 특성을 연구하였다. 그 결과 물리 코어가 57개인 제온파이 프로세서의 하나의 코어당 4개의 작업을 처리할 때 가장 좋은 성능을 나타내고 있으며, 물리 코어 하나에 MPI 랭크수를 4개 이상 확장하면 성능향상이 거의 일어나지 않는다. 이러한 융합 기술을 통하여 퀀텀 에스프레소의 성능 향상과 제온 파이의 하드웨어적인 특성을 확인할 수 있다.

• 한국항공우주학회지
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• 제45권2호
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• pp.133-139
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• 2017

틸트로터 무인기의 비행제어컴퓨터는 신뢰도 향상을 위하여 주 채널과 보조 채널을 갖는 이중화 시스템으로 설계되었다. 이중화 기능은 채널 전환과 데이터 복원으로 구성된다. 채널 전환 기능은 교차채널 데이터링크를 이용한 소프트웨어 방식과 워치독 타이머를 이용한 하드웨어 방식으로 구성되었다. 데이터 복원 기능은 운용 중 비행제어컴퓨터가 비정상적으로 재시작 되었을 때 비행 상태를 유지하기 위한 기능이다. 이중화 기능은 비행제어컴퓨터 벤치 시험, 체계 통합 시험 그리고 HILS 시험을 통해 검증되었다. 본 논문에서는 틸트로터 무인기 비행제어컴퓨터에 구현된 이중화 기능과 시험-검증 방법에 대해서 기술하였다.

• 인터넷정보학회논문지
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• 제15권4호
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• pp.57-65
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• 2014

최근 한국의 대규모 IT 서비스 프로젝트의 수익률은 저하되고 있는 것으로 파악된다. IT 서비스 프로젝트의 수익률을 저하시키는 가장 큰 이유는 프로젝트와 관련된 여러 위험 요인들이 프로젝트의 일정 지연 및 비용 초과를 초래한 것으로 파악 된다. 이러한 일정 지연 및 비용 초과 현상을 방지하기 위해서는 프로젝트의 위험 요인들을 계약 체결 전에 식별하는 것이 매우 중요하다. 왜냐하면 발주사와 개발사간 계약 조건 협상 시 식별된 위험 요인들을 제거할 수 있기 때문이다. 본 연구에서는 IT 서비스 프로젝트의 특성으로 인해 프로젝트 수행 과정에서 발생할 수 있는 계약 위험 요인들을 사전에 파악하고 평가할 수 있는 체크리스트를 제시하고, 이를 실제 금융 산업의 IT 서비스 프로젝트에 적용하여 그 효과를 확인하고자 하였다. 적용 사례를 분석한 결과 IT 서비스 프로젝트의 위험 요인들을 식별하고 제거하는데 본 연구에서 제시된 체크리스트가 효과가 있음을 확인하였다.