• 전자공학회논문지B
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• 제32B권10호
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• pp.1314-1325
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• 1995

In this paper, we describe hardware implementation of VSB (Vestigial SideBand) mo-dulation equalization systems for HDTV (High Definition TeleVision). By modifying an adaptive equalization algorithm, we propose a hardware architecture with a low hardware cost and the performance close to floating-point operations. We also employ the pipeline concept to reduce the hardware cost. The effectiveness of the proposed hardware architecture is de- monstrated through computer simulation and the optimization result of VHDL circuit descriptions.

• 디지털산업정보학회논문지
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• 제13권3호
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• pp.35-42
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• 2017

This paper presents hardware implementation of background timing-skew calibration technique for time-interleaved analog-to-digital converters (TI ADCs). The timing skew between any two adjacent analog-digital (A/D) channels is detected by using pure digital Finite Impulse Response (FIR) delay filter. This paper includes hardware architecture of the system, main units and small sub-blocks along with control logic circuits. Moreover, timing diagrams of logic simulations using ModelSim are provided and discussed for further understanding about simulations. Simulation process in MATLAB and Verilog is also included and provided with basic settings need to be done. For hardware implementation it not practical to work with all samples. Hence, the simulation is conducted on 512 TI ADC output samples which are stored in the buffer simultaneously and the correction arithmetic is done on those samples according to the time skew algorithm. Through the simulated results, we verified the implemented hardware is working well.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2007년도 하계종합학술대회 논문집
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• pp.463-464
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• 2007

This paper presents the hardware-based genetic algorithm, written in VHDL. Due to parallel computation and no function call overhead, a hardware-based GA advantage a speedup over a software-based GA. The proposed architecture is constructed on a field-programmable gate arrays, which are easily reconfigured. Since a general-purpose GA requires that the fitness function be easily changed, the hardware implementation must exploit the reprogrammability.

• 한국멀티미디어학회논문지
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• 제4권1호
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• pp.82-90
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• 2001

유전자 알고리즘(GA: Genetic Algorithm)은 다양한 영역에서 NP 문제를 해결하는 방법으로 알려져 있다. GA는 긴 연산 시간을 필요하다는 결점 때문에 최근 GA를 하드웨어로 구현하려는 연구가 주목 받아왔다. 본 논문은 GA의 하드웨어 구현을 위한 전용 원칩 컴퓨터를 제안한다. 제안된 전용 원칩 컴퓨터는16 비트 CPU core와 하드웨어 GA로 구성되어 있다. 기존의 하드웨어 GA는 GA의 처리하는데 있어서 메인 컴퓨터에 의존적이었으나 제안된 전용 원칩 컴퓨터는 메인 컴퓨터에 독립적이다. 또한 기존의 하드웨어 GA는 염색체의 길이가 고정되어 있는 데 비해 제안된 전용 원칩 컴퓨터의 염색체의 길이는 가변이며 16 비트 단위로 Pipeline 처리를 한다. 실험 결과는 제안된 원칩 컴퓨터가 랜덤 비트 동기 회로를 위한 진화 하드웨어 설계에 적용할 수 있다는 것을 보여준다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.157-169
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• 2013

Scale Invariant Feature Transform (SIFT) generates image features widely used to match objects in different images. Previous work on hardware-based SIFT implementation requires excessive internal memory and hardware logic [1]. In this paper, a new hardware organization is proposed to implement SIFT with less memory and hardware cost than the previous work. To this end, a parallel Gaussian filter bank is adopted to eliminate the buffers that store intermediate results because parallel operations allow all intermediate results available at the same time. Furthermore, the processing order is changed from the raster-scan order to the block-by-block order so that the line buffer size storing the source image is also reduced. These techniques trade the reduction of memory size with a slight increase of the execution time and external memory bandwidth. As a result, the memory size is reduced by 94.4%. The proposed hardware for SIFT implementation includes the Descriptor generation block, which is omitted in the previous work [1]. The addition of the hardwired descriptor generation improves the computation speed by about 30 times when compared with the previous work.

• 전자공학회논문지 IE
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• 제45권4호
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• pp.27-32
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• 2008

본 논문은 진화 하드웨어 시스템에 적용하기 위해서 유전알고리즘을 하드웨어 기술언어를 사용하여 구현하였다. 진화 하드웨어는 응용에 따라 동작되어지는 환경에 적응하여 동적이면서 자동적으로 자기의 구조를 바꿀 수 있는 능력을 가진 하드웨어를 의미한다. 따라서 정확한 하드웨어 사양이 주어지지 않는 응용에 있어서도 동작을 수행할 수 됐다. 진화 하드웨어는 재구성 가능한 하드웨어 부분과 유전알고리즘과 같은 진화 연산을 하는 부분으로 구성되어 있다. 유전알고리즘을 소프트웨어로 구현하는 것 보다 실시간 응용 부분 등에 있어서 하드웨어로 유전알고리즘을 구현하는 것이 유리하다. 하드웨어로 처리하는 것이 병렬성, 파이프라인 처리, 그리고 함수 사용 부분 등에 있어 소프트웨어의 단점을 보완하여 속도 면에서 이득이 있기 때문이다. 논문에서는 진화 하드웨어를 임베디드 시스템으로 구현하기 위하여 유전알고리즘을 하드웨어로 구현하였고, 몇 가지 예제에 대하여 검증을 수행하였다.

• 한국정보통신학회논문지
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• 제13권1호
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• pp.29-36
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• 2009

본 논문은 모바일 폰 카메라의 적용을 위한 자동노출 (AE, Auto Exposure)기능의 알고리즘 및 하드웨어 설계에 관한 것이다. 자동노출기능은 카메라로 촬영하기 위한 피사체의 밝기를 적절하게 하기 위해 자동으로 노출을 조정해 주는 기능이며 기존의 자동노출 기능은 마이크로 컨트롤러(MCU)에 의해 수행됨으로써 고비용과 느린동작속도 등의 문제점이 있었다. 본 논문에서는 마이크로 컨트롤러를 사용하지 않고 하드웨어로 구현 가능한 자동노출 기능의 알고리즘을 개발함으로써 시스템의 제작비용 및 동작 속도 등 기존 시스템에 대한 단점을 개선할 수 있도록 하였다. 하드웨어 자원사용의 효율성을 고려하여 알고리즘을 제안하였으며 제안된 알고리즘의 하드웨어 설계와 설계된 시스템을 실제 모바일 폰 카메라 센서에 적용하여 테스트함으로써 개발된 자동노출 기능을 확인하였다.

• 반도체디스플레이기술학회지
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• 제21권4호
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• pp.23-26
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• 2022

In this paper, our ray tracing hardware is implemented on the latest high-capacity FPGA board. The system included ray tracing hardware for rendering and tree building hardware for handling dynamic scenes. The FPGA board used in the implementation is a Xilinx Alveo U250 accelerator card for data centers. This included 12 ray tracing hardware cores and 1 tree-building hardware core. As a result of testing in various scenes in Full HD resolution, the FPS performance of the proposed ray tracing system was measured from 8 to 28. The overall average is about 17.7 FPS.

• 전자공학회논문지 IE
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• 제46권2호
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• pp.7-10
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• 2009

본 논문은 진화 하드웨어 시스템의 엔진으로 사용하기 위한 유전알고리즘의 하드웨어 구현 및 실험과 분석에 대한 연구이다. 진화 하드웨어는 응용에 따라 동작되어지는 환경에 적응하여 동적이면서 자동적으로 자기의 구조를 바꿀 수 있는 능력을 가진 하드웨어로써 재구성 가능한 하드웨어 부분과 유전알고리즘과 같은 진화 연산을 하는 부분으로 구성 되어 있다. 유전알고리즘은 실시간 응용 부분 등에 있어서 하드웨어로 구현하는 것이 속도 면에서 유리하다. 하드웨어로 처리하는 것이 병렬성, 파이프라인 처리, 그리고 함수 사용 부분 등에 있어 소프트웨어의 단점을 보완하여 이득이 있기 때문이다. 본 논문에서는 유전알고리즘을 하드웨어로 구현하여, 몇 가지 예제에 대하여 실험을 하고 실험 결과를 분석하여 그 구조가 유리함을 보였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.93-97
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• 2005

This paper proposes a design of stepper motor control in microstep driven mode using FPGA (Field Programmable Gate Array) for hardware implementation. The methods to drive stepper motor in microstep excitation mode are to control of the controlling currents in each phase windings of stepper motor with reference signals. These reference signals are used for controlling the current levels, the required variation of current levels with rotor position can be obtained from the ideal linear or sinusoidal approximations to the static torque-displacement ($T-{\theta}$) characteristic curve. In addition, the hardware implementation of stepper motor controller can be designed uses VHDL (Very high speed integrated circuits Hardware Description Language) and synthesis using an Altera FPGA, FLEX10K family, EPF10K20RC240-4 device as target technology and use MAX+PlusII program for overall development. A multi-stack variable-reluctance stepper motor of Sanyo Denki is used in the experiments.