• 디지털산업정보학회논문지
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• 제16권2호
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• pp.1-9
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• 2020

Many cryptographic and error control coding algorithms rely on finite field GF(2m) arithmetic. Hardware implementation of these algorithms needs an efficient realization of finite field arithmetic operations. Finite field multiplication is complicated among the basic operations, and it is employed in field exponentiation and division operations. Various algorithms and architectures are proposed in the literature for hardware implementation of finite field multiplication to achieve a reduction in area and delay. In this paper, a low area and delay efficient semi-systolic multiplier over finite fields GF(2m) using the modified Montgomery modular multiplication (MMM) is presented. The least significant bit (LSB)-first multiplication and two-level parallel computing scheme are considered to improve the cell delay, latency, and area-time (AT) complexity. The proposed method has the features of regularity, modularity, and unidirectional data flow and offers a considerable improvement in AT complexity compared with related multipliers. The proposed multiplier can be used as a kernel circuit for exponentiation/division and multiplication.

• 전자공학회논문지A
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• 제31A권8호
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• pp.100-110
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• 1994

This paper proposes an efficient traceback method for parallel hardware implementation of the Viterbi algorithm. Compared to the conventional Viterbi algorithm where initial state for traceback is selected arbitrarily the proposed algorithm decides decoding output by analyzing the survivor paths of consecutive tracebacks. This makes Viterbi algorithm more efficient in error correction event when more than one survivor path exists. The proposed traceback algorithm together with its hardware realization is presented in this paper. Experimental results show tht the proposed algorithms is efficient in error correction in noisy channels compared to the existing algorithms.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2004년도 추계학술발표논문집(상)
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• pp.187-190
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• 2004

This paper proposes an efficient hardware implementation of SPIHT(Set Partitoning In Hierarchical Tree) algorithm for image compression with the discrete wavelet transform. An efficient technique to scan the coefficients which are located in partitioned spatial orientation trees by DWT is considered in terms of counter fields for sorting pass and refinement pass. The proposed image compression method using SPIHT has been modeled in VHDL and has been implemented by use of both TMS320C6000 as a DSP and Virtex2 as a Xilinx FPGA.

• International journal of advanced smart convergence
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• 제12권1호
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• pp.70-75
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• 2023

With the recent proliferation of memory-intensive workloads such as deep learning, analyzing memory access characteristics for efficient memory management is becoming increasingly important. Since read and write operations in memory access have different characteristics, an efficient memory management policy should take into accountthe characteristics of thesetwo operationsseparately. Although some previous studies have considered the different characteristics of reads and writes, they require a modified hardware architecture supporting read bits and write bits. Unlike previous approaches, we propose a software-based management policy under the existing memory architecture for considering read/write characteristics. The proposed policy logically partitions memory space into the read/write area and the write area by making use of reference bits and dirty bits provided in modern paging systems. Simulation experiments with memory access traces show that our approach performs better than the CLOCK algorithm by 23% on average, and the effect is similar to the previous policy with hardware support.

• 한국컴퓨터정보학회지
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• 제14권2호
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• pp.153-158
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• 2006

임베디드 소프트웨어(embedded software)에서 디바이스 드라이버(device driver)는 하드웨어와 운영체제 및 응용 프로그램 사이의 연결고리 역할을 하는 핵심 구성 요소로서, 응용 프로그램이 하드웨어에서 제공하는 기능을 사용할 수 있도록 제어 및 상호동작을 위한 일관된 인터페이스를 제공하는 소프트웨어이다. 이러한 디바이스 드라이버는 하드웨어와 소프트웨어의 양쪽 측면에 모두 관련이 있어서 개발이 어렵기 때문에 하드웨어 플랫폼이 바뀔 때마다 새로 작성하는 것은 굉장한 손실이다. 따라서 본 논문에서는 이기종의 하드웨어에서도 쉽게 이식 가능한 디바이스 드라이버 개발방법에 대해 살펴보고 효율적인 디바이스 드라이버 모델 개발방법에 대해 제안한다.

• 전자공학회논문지B
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• 제33B권2호
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• pp.37-46
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• 1996

This paper proposes a cost-effective solution to the synonym problem of virtual caches. In the proposed solution, a minimal hardware addition guarantees the correctness whereas the software counterpart helps improve the performance. The key to this proposed solution is an addition of a small physically-indexed cache called U-cache. The U-cache maintains the reverse translation information of the cache blocks that belong to unaligned virtual pages only, where aligned measns that the lower bits of the virtual page number match those of the corresponding physical page number. The page alignment is a simple software optimization to improve the performance of the U-cche hardware. With the combination of both hardware and software, the proposed solution reduces the hardware costs and minimizes software modification and performance degradation. Performance evaluation base on ATUM traces shows that a U-cache, with only a few entries, performs almost as well as fully-configured hardware-based solution when more than 95% of the pages are aligned.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.169-177
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• 2015

본 논문에서는 HEVC(High Efficiency Video Coding) 부호기를 위한 효율적인 SAO(Sample Adaptive Offset)의 저면적 하드웨어 구조를 제안한다. SAO는 HEVC 영상 압축 표준에서 채택된 새로운 루프 내 필터 기술로서 최적의 오프셋 값들을 화소 단위로 적용하여 영역 내 평균 화소 왜곡을 감소시킨다. 하지만 표준 SAO는 화소 단위 연산을 수행하기 때문에 초고해상도 영상을 처리하기 위해서 많은 연산시간과 연산량을 요구한다. 제안하는 SAO 하드웨어 구조는 SAO의 연산시간을 감소시키기 위해서 한번에 4개의 입력 화소들을 병렬적으로 처리하며, 2단계 파이프라인 구조를 갖는다. 또한 하드웨어 면적을 최소화하기 위해서 휘도 성분과 색차 성분에 대해 단일 구조를 가지며, 하드웨어에 적합한 연산기 및 공통 연산기를 사용한다. 제안하는 SAO 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 190k개의 게이트로 구현되었다. 제안하는 SAO 하드웨어 구조는 200MHz의 동작주파수에서 4K UHD@60fps 영상의 실시간 처리가 가능하며, 최대 250MHz까지 동작 가능하다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제7권6호
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• pp.1463-1479
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• 2013

In this paper, we propose an unequal protection physical coding sub-layer (PCS) forward error correction (FEC) scheme for efficient and high-quality transmission of video data over optical access networks. Through identifying and resolving the unequal importance of different video frames and passing this importance information from MAC-layer to PCS, FEC scheme of PCS can be adaptive to application-layer data. Meanwhile, we jointly consider the different channel situations of optical network unit (ONU) and improve the efficiency of FEC redundancy by channel adaptation. We develop a theoretical algorithm and a hardware method to achieve efficient FEC assignment for the proposed unequal protection scheme. The theoretical FEC assignment algorithm is to obtain the optimal FEC redundancy allocation vector that results in the optimum performance index, namely frame error rate, based on the identified differential importance and channel situations. The hardware method aims at providing a realistic technical path with negligible hardware cost increment compared with the traditional FEC scheme. From the simulation results, the proposed Channel and Application-layer data Adaptation Unequal Protection (CAAUP) FEC scheme along with the FEC ratio assignment algorithm and the hardware method illustrates the ability of efficient and high-quality transmission of video data against the random errors in the channel of optical access networks.

• 전자공학회논문지SC
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• 제43권5호
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• pp.44-59
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• 2006

DNA 컴퓨터의 계산 수준을 분자 수준으로 끌어내려 막대한 병렬성을 확보하고, 보다 효율적인 정보 처리를 가능케 해 차세대 컴퓨팅 기법으로서의 위치를 확고히 하고 있다. 그러나 DNA 컴퓨팅은 실제 실험을 통해 계산 모델 및 알고리즘을 검증하기 때문에 많은 연산 시간을 필요로 한다. 따라서 빠른 계산 모델 및 알고리즘의 검증을 위해 시뮬레이터인 NACST가 개발되었다. 그러나 NACST에 포함된 서열생성 시스템의 반복적인 연산 특징 때문에 이 또한 많은 연산시간을 필요로 하게 되었다. 따라서 시뮬레이션 시간 단축을 위한 서열생성 시스템의 효율적인 하드웨어 구조가 요구된다. 이에 본 논문은 DNA 코드 최적화 부분의 연산시간이 NACST 연산시간의 약 95% 이상을 차지한다는 점을 착안하여 DNA 서열 생성 시스템에 병렬 기법과 Pipeline 기법을 적용하였고 적합도 함수 간 연산을 공유시켜 연산의 양을 대폭 줄이고 분배해 시뮬레이션 시간을 크게 줄일 수 있는 하드웨어 구조를 제안하고 검증하였다. 실험 결과 제안된 하드웨어는 기존 소프트웨어에 비해 약 467배 이상의 연산시간 감소를 보였으며 DNA 서열 생성 성능은 기존과 동일함을 보였다.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제23권8호
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• pp.466-472
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• 2017

하드웨어 트랜잭셔널 메모리(HTM)는 트랜잭션 처리를 위한 병렬 프로그래밍 패러다임을 크게 바꾸었으며, 최근 Intel에서 TSX를 제안함에 따라 HTM에 기반한 다수의 연구들이 수행되었다. 그러나 기존 연구들은 트랜잭션 처리에서 하나의 원인에 대한 충돌 예측만을 지원하며, 모든 워크로드에 대해 획일화된 TSX 환경을 제공한다. 이러한 문제점을 해결하기 위해, 본 논문에서는 멀티코어 인메모리 환경에서 트랜잭션을 처리하기 위한 효율적인 HTM 기법을 제안한다. 첫째, 제안하는 기법은 과거 트랜잭션 처리 정보를 수집한 매트릭스를 이용하여, HTM 실패시의 대비책 경로로써 STM 혹은 single lock을 선택한다. 둘째, 머신러닝 알고리즘 기반 재시도 정책을 제공함으로써, 워크로드 특성에 맞는 효율적인 트랜잭션 처리를 수행한다. 마지막으로 STAMP를 이용한 성능평가를 통해, 제안하는 기법이 기존 연구에 비해 10~20%의 성능 향상이 있음을 보인다.