디스플레이 기술이 발전함에 따라 다양한 크기의 디스플레이를 탑재한 장치들이 등장하게 되었고, 다양한 디스플레이 크기만큼 다양한 해상도를 사용하고 있다. 때문에 비디오 코덱과 scaler는 보편적으로 함께 사용된다. 그러나 기존의 scaler는 비디오 코덱의 복호화기와 화면 해상도 변환 모듈이 독립적으로 구성되고, 서로 간에 정보를 이용하지 않으므로 시스템의 성능 개선에 한계가 존재하였다. 즉, 비디오 코덱의 복호화기는 비트스트림으로부터 복호한 정보를 바탕으로 영상을 복원하고, 복원영상은 up/down scaler에서 확대/축소를 수행한다. 하지만 비디오 코덱의 비트스트림에 존재하는 정보는 영상의 특성을 반영하기 때문에 up/down scaler에서 비디오 코덱의 복호화기에서 복호된 정보를 이용하면 복잡도의 증가 없이 효율적인 확대/축소를 수행할 수 있다. 이에 본 논문에서는 비디오 코덱 중 차세대 비디오 코덱인 H.264/AVC 복호화기에서 생성된 복원 영상에 대해서 별도로 영상의 특성을 계산하는 모듈 없이 H.264/AVC 복호화기에서 복원된 정보 중 인트라 모드 정보를 바탕으로 영상의 특성에 맞는 up/down scaler를 구현하는 방법을 제안한다. 이 방법은 기존의 scaler들보다 물체의 경계영역을 더 선명하게 확대하는 효과를 보인다.
모바일 단말 기반 동영상 서비스 기술에 관한 연구는 최근에 이르기까지 활발히 수행되고 있으며, 인터넷 기반에서 상용화가 가능한 기술 분야를 모바일에 응용하는 시도가 계속되고 있다. 모바일 단말 기반 영상서비스와 관련하여 최신형 모바일 단말에서는 관련기술을 하드웨어적으로 구현하거나 독자적 동영상 압축기술을 적용한 소프트웨어적 구현을 통하여 동영상 서비스를 제공하고 있다. 그러나 상당한 비율을 점하고 있는 기존 모바일 단말에서는 이들 하드웨어 칩이 없거나 추가적으로 애드온(add-on) 할 수 있는 표준적인 방법이 정해지지 않아 최신의 동영상 서비스 기술을 제공받을 수 없다. 따라서 시시각각으로 변화하는 모바일 동영상 서비스 환경에 적극적으로 대처하기 위해서는 소프트웨어적 해결방안이 필수적이라는 인식이 대두되고 있다. 본 연구에서는 모바일 단말에서 소프트웨어 디코더를 이용하여 기존 단말에서 뿐만 아니라 향후 최신단말에서도 적극적으로 대처하기 위하여 H.264/AVC 기반 소프트웨어 디코더를 모바일 단말에 적용하는 방안에 대하여 제안한다.
A high throughput parallel decoding method is developed for context-based adaptive variable length codes. In this paper, several new design ideas are devised and implemented for scalable parallel processing, a reduction in area, and a reduction in power requirements. First, simplified logical operations instead of memory lookups are used for parallel processing. Second, the codes are grouped based on their lengths for efficient logical operation. Third, up to M bits of the input stream can be analyzed simultaneously. For comparison, we designed a logical-operation-based parallel decoder for M=8 and a conventional parallel decoder. High-speed parallel decoding becomes possible with our method. In addition, for similar decoding rates (1.57 codes/cycle for M=8), our new approach uses 46% less chip area than the conventional method.
An efficient algorithm to compress high dynamic range (HDR) videos is proposed in this work. We separate an HDR video sequence into a tone-mapped low dynamic range (LDR) sequence and a ratio sequence. Then, we encode those two sequences using the standard H.264/AVC codec. During the encoding, we allocate a limited amount of bit budget to the LDR sequence and the ratio sequence adaptively to maximize the qualities of both the LDR and HDR sequences. While a conventional LDR decoder uses only the LDR stream, an HDR decoder can reconstruct the HDR video using the LDR stream and the ratio stream. Simulation results demonstrate that the proposed algorithm provides higher performance than the conventional methods.
본 논문에서는 UHDTV(Ultra HDTV)를 위한 MPEG-2 Transport Stream(TS)의 다중화 기법 및 다중화 SW 툴의 설계 및 구현에 대해서 기술한다. 대용량의 UHD 비디오를 처리하기 위해서는 당분간 병렬처리에 기반한 코덱 구현이 불가피하며 이로 인해 다수의 비디오 비트스트림 간의 동기화 및 다중화가 요구된다. 본 논문에서는 4K(또는 8K) 해상도의 UHD 비디오가 4 개의 화면으로 분할되어 각각 H.264/AVC로 부호화되고, 2 개의 5.0 채널의 오디오가 AC-3로 부호화되는 병렬처리 기반의 UHDTV의 TS 다중화를 고려한다. H.264/AVC와 AC-3를 TS로 전송하기 위한 MPEG-2 시스템(Systems) 확장 규격을 반영한 PES 패킷화 및 TS 다중화 툴을 설계한다. 또한 T-STD(TS System Target Decoder)의 타이밍 모델을 만족하도록 T-STD에 정의된 버퍼들의 상태를 모니터링 하면서 다중화 스케쥴링을 수행하고, 한 TS 패킷의 전송 시간 단위로 H/W의 실시간 처리를 에뮬레이션(emulation)하도록 구현한다. UHDTV 다중화를 위해서 재다중화(Re-multiplexing)를 포함하는 UHD 재다중화와 단일 TS로 다중화하는 UHD 프로그램 다중화의 2 가지 구조를 구현하고 이들의 장단점에 대해서 고찰한다. 본 논문에서 설계 구현된 TS 다중화 툴은 상용 분석 툴 및 실시간 재생 툴을 이용하여 규격 및 타이밍의 적합성과 그 기능을 검증한다.
본 논문에서는 PC 기반 지상파 DMB(Terrestrial Digital Multimedia Broadcasting, T-DMB) 수신기를 위한 SW 최적화에 대해 설명한다. 이 수신기는 PC 외부에 지상파 DMB 신호를 안테나로 수신하여 복조하고 채널 복호하는 프론트 엔드(front-end) 수신 모듈을 이용, USB를 통하여 RS(Reed-Solomon) 부호화된 MPEG-2 TS(Transport Stream) 데이터를 읽어 들여 RS 복호, TS 역다중화, 비디오 복호, 오디오 복호 등의 SW 처리 과정을 거쳐 디스플레이 상에 수신 내용을 표시하게 된다. 본 논문에서는 저사양 PC에서도 T-DMB를 수신할 수 있도록 H.264/MPEG-4 AVC(Advanced Video Coding) 복호 과정을 최적화한 결과에 대해 설명한다.
본 논문에서는 고성능 H.264/AVC 복호기 설계를 위해 디블록킹 필터의 수행시간 단축과 저전력 설계를 위한 필터링 순서 및 효율적인 메모리 구조를 제안하고 5단 파이프라인으로 구성된 필터의 설계에 대해 기술한다. 디블록킹 필터는 블록 경계에서 발생하는 왜곡을 제거하여 영상의 화질을 개선시키지만 하나의 경계에 여러 번 필터링을 수행하여 많은 메모리 접근과 반복되는 연산과정이 수반된다. 따라서 본 논문에서는 메모리 접근과 필터 수행 사이클을 최소화하는 새로운 필터 순서를 제안 하고 반복되는 연산의 효율적 관리를 위해 파이프라인 구조를 적용하였다. 제안하는 디블록킹 필터는 메모리 읽기, 임계값 계산, 전처리 연산, 필터 연산, 메모리 쓰기로 구성된 5단 파이프라인으로 구현되어 순차적인 필터 연산에 병렬적 처리가 가능하며 각 단계에 클록 게이팅을 적용하여 하드웨어 자원에 불필요한 전력을 감소시켰다. 또한, 적은 내부 트랜스포지션 버퍼를 사용하면서 필터링 순서를 효율적으로 개선하여 필터 수행을 위한 메모리 접근과 수행 사이클을 감소시켰다. 제안하는 디블록킹 필터의 하드웨어는 Verilog HDL로 설계 하였으며 기존의 복호기에 통합하여 Modelsim 6.2g 시뮬레이터를 이용해 검증하였다. 입력으로는 표준 참조 소프트웨어 JM9.4 부호기를 통해 압축한 다양한 QCIF영상 샘플을 사용하였다. 기존 필터들과 수행 사이클을 비교한 결과, 제안하는 구조의 설계가 비교적 적은 트랜스포지션 버퍼를 사용했으며 최소 20%의 수행 사이클이 감소함을 확인하였다.
본 논문에서는 H.264/AVC 베이스라인 프로파일 가운데서 병목현상을 일으키는 주요한 부분인 인터 예측의 효율적인 하드웨어 구조에 관한 설계에 대해 기술한다. H.264/AVC 디코더는 $16{\times}16$, $16{\times}8$, $8{\times}16$, $8{\times}8$, $8{\times}4$, $4{\times}8$, $4{\times}4$ 등 다양한 블록 모드를 지원하는데 레퍼런스 소프트웨어(JM)에서는 중복 픽셀에 대해 제거 하지 않고 항상 $4{\times}4$ 블록에 대한 $9{\times}9$ 참조 블록을 패취하게 된다. 기존에 이미 설계된 디자인에서는 이러한 문제를 해결하기 위하여 $8{\times}8$ 블록 모드와 $4{\times}4$ 블록 모드를 고려하여 설계하였다. 블록 모드가 $8{\times}8$ 사이즈보다 크거나 같을 경우 여러 개의 $8{\times}8$ 블록으로 나뉘어서 그에 대한 $13{\times}13$ 레퍼런스 블록을 패취하고 $8{\times}8$ 블록 보다 작을 경우 여러 개의 $4{\times}4$ 블록으로 나뉘어서 그에 대한 $9{\times}9$ 레퍼런스 블록을 패취하는 방법을 사용하여 중복픽셀을 제거 하여 패취 사이클을 줄였다. 본 논문에서는 더 큰 성능 향상을 위하여 $8{\times}8$과 $4{\times}4$ 블록 모드뿐만이 아닌 다양한 블록 모드에 대한 레퍼런스 블록 패취를 진행하여 더 많은 중복픽셀을 제거 하였고 메모리 패취 사이클을 줄여 최대 18.6%의 참조 블록 패취 사이클 감소를 가져 왔다.
제한된 통신 채널을 통한 실시간 전송을 위해 비디오 데이터의 압축이 필요하다. 압축된 영상 비트열은 전송 중에 발생되는 오류에 아주 민감하다. 전송 과정에서 오류가 발생된 패킷을 받게 되면, 복호기에서는 현재 입력되는 프레임을 잘못 재구성하게 되고 영상의 시공간적 특성에 의해 연속되는 프레임으로 전파된다. 이런 복호 영상의 화질 저하를 줄일 수 있는 방법으로 오류 검출과 오류 은닉이 있다. 이 논문에서는 오류 검출률을 높이기 위해 정보 숨김을 이용한 새로운 오류 검출 방법을 제안한다. H.264/AVC의 화면간 예측에서 발생하는 각 매크로블록의 움직임 벡터의 차분값에 특정한 정보를 숨겨 부호화하였다. 복호기에서는 전송받은 특정 정보의 체크를 통해 오류의 위치를 쉽게 찾아낼 수 있도록 하였다. H.324M 모바일 실험 도구를 이용한 실험 환경을 통해 제안한 알고리즘이 PSNR과 주관적 화질 측면에서 좋은 성능을 보임을 확인하였다.
multimedia applications has been targeted for exploiting single instruction multiple data extensions to instruction architectures for the most of the modern microprocessor. In this paper, the newest video coding standard, H.264/AVC baseline profile decoder has been implemented and optimized exploiting INTEL MMX technology to show the overall system speedup by the SIMD style coding
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[게시일 2004년 10월 1일]
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