• 정보저장시스템학회논문집
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• 제1권2호
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• pp.155-160
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• 2005

In this paper, the channel decoder promising reliable data retrieving in noisy holographic channel has been developed for holographic WORM(write once read many) system. It covers various DSP(digital signal processing) blocks, such as align mark detector, adaptive channel equalizer, modulation decoder and ECC(error correction code) decoder. The specific schemes of DSP are designed to reduce the effect of noises in holographic WORM(H-WORM) system, particularly in prototype of DAEWOO electronics(DEPROTO). For real time data retrieving, the channel decoder is redesigned for FPGA(field programmable gate array) based hardware, where DSP blocks calculate in parallel sense with memory buffers between blocks and controllers for driving peripherals of FPGA. As an input source of the experiments, MPEG2 TS(transport stream) data was used and recorded to DEPROTO system. During retrieving, the CCD(charge coupled device), capturing device of DEPROTO, detects retrieved images and transmits signals of them to the FPGA of hardware channel decoder. Finally, the output data stream of the channel decoder was transferred to the MPEG decoding board for monitoring video signals. The experimental results showed the error corrected BER(bit error rate) of less than $10^{-9}$, from the raw BER of DEPROTO, about $10^{-3}$. With the developed hardware channel decoder, the real-time video demonstration was possible during the experiments. The operating clock of the FPGA was 60 MHz, of which speed was capable of decoding up to 120 mega channel bits per sec.

• 한국정보통신학회논문지
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• 제11권4호
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• pp.696-706
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• 2007

다중처리기 SoC(MPSoC) 플랫폼은 SoC 설계 분야에 새로운 여러가지 혁신적인 트랜드를 가지고 있다. 급격히 십억 단위의 트랜지스터 집적이 가능한 시대에 게이트 길이가 $60{\sim}90nm$ 범위를 갖는 서브 마스크로 기술에서 주요문제점들은 확장되지 않는 선 지연, 신호 무결성과 비동기화 통신에서의 오류로 인해 발생한다. 이러한 문제점들은 미래의 SoC을 위한 NOC 구조의 사용에 의해 해결될 수 있다. 대부분의 미래 SoC들은 칩 상에서 통신을 위해 네트워크 구조와 패킷 기반 통신 프로토콜을 사용할 것이다. 이 논문은 NOC 구조를 위한 칩 통신에서 교착상태가 발생되지 않는 것을 보장하기 위해 적극적 turn prohibition을 갖는 적응적 wormhole 라우팅에 대해 기술한다. 또한 5개의 전이중, flit-wide 통신 채널을 갖는 간단한 라우팅 구조를 제시한다. 메시지 지연에 대한 시뮬레이션 결과를 나타내고 같은 연결비율에서 운영되는 다른 기술들의 결과와 비교한다.

• 한국통신학회논문지
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• 제33권4A호
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• pp.387-393
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• 2008

본 논문에서는 TDD HSDPA(Time Division Duplex High Speed Downlink Packet Access)와 WiBro(Wireless Broadband Portable Internet) 와 같은 이동통신 규격을 지원하는 SDR(Software Defined Radio) 단말 모뎀 플랫폼을 제안한다. 제안하는 SDR 플랫폼은 DSP, FPGA, 마이크로프로세서 등 프로그래밍 가능한 소자들을 채용하여 HSDPA와 WiBro와 같은 기능을 담당하는 프로그램 등이 하드웨어 플랫폼 상에 다운로드 가능하도록 하였다. 제안하는 플랫폼은 이동통신네트워크의 멀티모드 단말시스템을 위한 물리계층 규격의 기능검증 등에 사용될 수 있다. 본 논문은 먼저 HSDPA와 WiBro 시스템의 물리계층 수신구조를 설명하고, 제안하는 SDR 플랫폼의 하드웨어 구현 방법과 각 모드에 요구되는 기능과 구현한 하드웨어 플랫폼 상에서의 최적화된 신호 흐름의 설계방법을 제시한다. 마지막으로 테스트신호를 이용한 루프백(loopback) 테스트를 통하여 제안한 SDR 플랫폼 상에 동작하는 각 모드 별 링크 성능을 보여준다. 제시된 실험 성능은 컴퓨터 시뮬레이션 성능과 비교하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.227-228
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• 2006

In this paper, we introduce the design and fabrication of 60 GHz low noise amplifier MMIC for IEEE802.15.3c WPAN system. The 60 GHz LNA was designed using ETRI's $0.12{\mu}m$ PHEMT process. The PHEMT shows a peak transconductance ($G_{m,peak}$) of 500 mS/mm, a threshold voltage of -1.2 V, and a drain saturation current of 49 mA for 2 fingers and $100{\mu}m$ total gate width (2f100) at $V_{ds}$=2 V. The RF characteristics of the PHEMT show a cutoff frequency, $f_T$, of 97 GHz, and a maximum oscillation frequency, $f_{max}$, of 166 GHz. The performances of the fabricated 60 GHz LNA MMIC are operating frequency of $60.5{\sim}62.0\;GHz$, small signal gain ($S_{21}$) of $17.4{\sim}18.1\;dB$, gain flatness of 0.7 dB, an input reflection coefficient ($S_{11}$) of $-14{\sim}-3\;dB$, output reflection coefficient ($S_{22}$) of $-11{\sim}-5\;dB$ and noise figure (NF) of 4.5 dB at 60.75 GHz. The chip size of the amplifier MMIC was $3.8{\times}1.4\;mm^2$.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.343-350
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• 2016

본 논문에서는 감염된 IP로부터 악성 공격을 감지하고 예방하기 위한 안전하고 효율적인 온칩버스를 기술한다. 대부분의 상호-연결 시스템(온칩버스)은 모든 데이터와 제어 신호가 밀접하게 연결되어있기 때문에 하드웨어 말웨어 공격에 취약하다. 본 논문에서 제안하는 보안 버스는 개선된 아비터, 어드레스 디코딩, 마스터와 슬레이브 인터페이스로 구성되며, AHB (Advanced High-performance Bus)와 APB(Advance Peripheral Bus)를 이용하여 설계되었다. 또한, 보안 버스는 매 전송마다 아비터가 마스터의 점유율을 확인하고 감염된 마스터와 슬레이브를 관리하는 알고리즘으로 구현하였다. 제안하는 하드웨어는 Xilinx ISE 14.7을 사용하여 설계하였으며, Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 검증하였다. TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 39K개의 게이트로 구현되었으며 최대 동작주파수는 313MHz이다.

• 한국패류학회지
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• 제20권2호
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• pp.165-169
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• 2004

본 연구를 통해서 http://chimp.kribb.re kr/mollusks 에 연체동물 전용 서열 BLAST 데이터베이스가 구축되었다. 예비실험을 통해 본 결과와 마찬가지로 연체동물을 대상으로 한 유전자 정보만을 매우 빠른 속도로 얻을 수 있었다. 본 시스템을 사용하여 앞으로 많은 연구가 진행되어질 연체동물 유전자 연구 및 EST 연구에 많은 도움이 되리라고 사료된다.

• 한국정보통신학회논문지
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• 제10권1호
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• pp.171-175
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• 2006

본 논문에서는 2 GHz LS 대역에서 동작하는 역지향성 능동배열 안테나가 설계 제작되었다. 역지향성 안테나는 임의의 방향에서 입사하는 전파를 그 방향으로 되돌려 복사시키는 안테나 배열 시스템으로서, 반사파가 입사 반대 방향으로 파면(wave front)을 갖도록 하기 위한 공액 위상변위기가 포함된 능동 안테나 배열로 구성된다. 본 연구에서는 RF/IF 신호포트와 LO 포트로 이루어진 2-포트 게이트 HEMT 혼합기와 1/4파장 모노폴 안테나 배열($1{\times}4$)을 사용하여 역지향성 능동배열 안테나를 구현하였다. 제작된 배열 안테나의 역지향 특성을 실험 측정하고, 이론적 예측치와 비교하여 잘 일치함을 확인하였다. 모노폴 안테나 배열은 구조가 간단하여 제작이 용이한 장점을 가지며, 본 연구결과는 무선 이동통신, 무선 실내 LAN 및 RFID등의 기지국 및 트랜스폰더 장치에 직접 적용 가능하다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.324-326
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• 2016

In this study, we have investigated indium tin zinc oxide (ITZO) as an active channel for non-volatile memory (NVM) devices. The electrical and memory characteristics of NVM devices using multi-stack gate insulator SiO2/SiOx/SiOxNy (OOxOy) with Si-rich SiOx for charge storage layer were also reported. The transmittance of ITZO films reached over 85%. Besides, ITZO-based NVM devices showed good electrical properties such as high field effect mobility of 25.8 cm2/V.s, low threshold voltage of 0.75 V, low subthreshold slope of 0.23 V/dec and high on-off current ratio of $1.25{\times}107$. The transmission Fourier Transform Infrared spectroscopy of SiOx charge storage layer with the richest silicon content showed an assignment at peaks around 2000-2300 cm-1. It indicates that many silicon phases and defect sources exist in the matrix of the SiOx films. In addition, the characteristics of NVM device showed a retention exceeding 97% of threshold voltage shift after 104 s and greater than 94% after 10 years with low operating voltage of +11 V at only 1 ms programming duration time. Therefore, the NVM fabricated by high transparent ITZO active layer and OOxOy memory stack has been applied for the flexible memory system.

• 융합신호처리학회논문지
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• 제11권2호
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• pp.125-131
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• 2010

본 논문은 JPEG2000 Encoder를 위한 EBCOT Tier-1의 하드웨어 구현에 관한 것이다. 2000년대 초반, JPEG의 단점을 극복하기 위해 차세대 정지영상 압축 표준으로 등장한 것이 JPEG2000이다. JPEG2000 표준은 DWT(Discrete Wavelet Transform)과 EBCOT Entropy coding 기술을 기반으로 하고 있다. 이 중 EBCOT(Embedded block coding with optimized truncation)은 JPEG2000 표준에서 실제 압축을 수행하는 가장 중요한 기술 중 하나이다. 하지만 EBCOT는 Bit-level 처리를 하기 때문에 JPEG2000 압축 과정 중 절반 정도의 연산 시간을 차지하는 단점을 가지고 있다. 그래서 이에 본 논문은 EBCOT 연산의 효율성을 높이기 위해 수정된 Context 추출 방법과 산술 부호화기 MQ- Coder를 하드웨어 구현하였다. 제안된 시스템은 Verilog-HDL로 구현되었으며 TSMC 0.25um ASIC 라이브러리로 합성한 결과, 게이트 카운트는 30,511개로 구현되었으며, 50MHz의 동작 조건을 만족한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.885-888
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• 2015

본 논문에서는 감염된 IP로부터 악성 공격을 감지하고 예방하기 위한 안전하고 효율적인 온칩버스를 기술한다. 대부분의 상호-연결 시스템(온칩버스)은 모든 데이터와 제어 신호가 밀접하게 연결되어있기 때문에 하드웨어 말웨어 공격에 취약하다. 본 논문에서 제안하는 보안 버스는 개선된 아비터, 어드레스 디코딩, 마스터와 슬레이브 인터페이스로 구성되며, AHB(Advanced High-performance Bus)와 APB(Advance Peripheral Bus)를 이용하여 설계되었다. 또한, 보안 버스는 매 전송마다 아비터가 마스터의 점유율을 확인하고 감염된 마스터와 슬레이브를 관리하는 알고리즘으로 구현하였다. 제안하는 하드웨어는 Xilinx ISE 14.7을 사용하여 설계하였으며, Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 검증하였다. TSMC 0.13um CMOS 표준 셀 라이브러리로 합성한 결과 약 26.2K개의 게이트로 구현되었으며 최대 동작주파수는 250MHz이다.