• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2015년도 전력전자학술대회 논문집
• /
• pp.269-270
• /
• 2015

본 논문에서는 GaN FET과 같이 고주파 스위칭이 가능하나 턴-온 문턱전압이 매우 낮은 전력반도체 소자의 안정적 구동을 위해 기생성분을 최소화 할 수 있는 PCB Layout 설계 방법에 대해 고찰한다. PCB Track의 길이 및 배치에 따른 기생 인덕턴스 등의 기생성분을 정량적으로 분석하고, Faulty 턴-온에 가장 직접적인 문제를 야기하는 ac-loop 인덕턴스 최소화 설계 방법을 제시하며 실험으로 검증한다.

• 전자공학회논문지A
• /
• 제31A권6호
• /
• pp.88-97
• /
• 1994

We describe the design, fabrication, and performance of the optical fiber-photodiode 1$\times$12 arry module using mesa-type InS10.53T GaS10.47TAS/INP 1$\times$12 PIN photodiode array. We fabricated the PIN PD array for high-speed optical fiber parallel data link optimizing quantum efficiency, operating speed sensitivity from the PIN-FET structure, and electrical AC crosstalk. For each element of the array, the diameter of the photodetective area is 80 $\mu$m, the diameter of the p-metal pad is 90 $\mu$m, and the photodiode seperation is 250 $\mu$m to use Si v-groove. Ground conductor line is placed around diodes and p-metal pads are formed in zigzag to reduce Ac capacitance coupling between array elements. The dark current (IS1dT) is I nA and the capacitance(CS1pDT) is 0.9 pF at -5 V. No signifcant variations of IS1dT and CPD from element to element in the array were observed. We calulated the coupling efficiency for 10/125 SMF and 50/125 GI MMF, and measured the responsivity of the PD array at the wavelength is 1.55 $\mu$ m. Responsivities are 0.93 A/W for SMF and 0.96 A/W for MMF. The optical fiber-PD array module is useful in numerous high speed digital and analog photonic system applications.

• 한국전기전자재료학회논문지
• /
• 제32권3호
• /
• pp.201-206
• /
• 2019

This report constitutes the first demonstration in Korea of single-crystal lateral gallium oxide ($Ga_2O_3$) as a metal-oxide-semiconductor field-effect-transistor (MOSFET), with a breakdown voltage in excess of 480 V. A Si-doped channel layer was grown on a Fe-doped semi-insulating ${\beta}-Ga_2O_3$ (010) substrate by molecular beam epitaxy. The single-crystal substrate was grown by the edge-defined film-fed growth method and wafered to a size of $10{\times}15mm^2$. Although we fabricated several types of power devices using the same process, we only report the characterization of a finger-type MOSFET with a gate length ($L_g$) of $2{\mu}m$ and a gate-drain spacing ($L_{gd}$) of $5{\mu}m$. The MOSFET showed a favorable drain current modulation according to the gate voltage swing. A complete drain current pinch-off feature was also obtained for $V_{gs}<-6V$, and the three-terminal off-state breakdown voltage was over 482 V in a $L_{gd}=5{\mu}m$ device measured in Fluorinert ambient at $V_{gs}=-10V$. A low drain leakage current of 4.7 nA at the off-state led to a high on/off drain current ratio of approximately $5.3{\times}10^5$. These device characteristics indicate the promising potential of $Ga_2O_3$-based electrical devices for next-generation high-power device applications, such as electrical autonomous vehicles, railroads, photovoltaics, renewable energy, and industry.

• 한국재료학회:학술대회논문집
• /
• 한국재료학회 2009년도 추계학술발표대회
• /
• pp.32.2-32.2
• /
• 2009

21세기의 IT 및 NT를 선두 하게 될 나노소자의개발은 10년 전부터 아주 활발히 연구되고 있다. 최근, 이러한 나노소자의 연구 가운데 주목할 만한 물질이 ZnO 이다. ZnO를 기반으로 한 나노구조는 여러 성장 법으로 성장이 용이하고, 그 물리적, 광학적 특성이 우수하여 광 전소자 응용에 크게 이바지할 물질로 관심을 끌고 있다. 이 가운데 나노선은 소자제작이 용이해 가장 많이 이용되고 있다. 나노선을기반으로 한 소자제작은 bottom-up 공정을 지향하고 있지만, 아직은 top-down 방식이 소자제작의 주류를 이루고 있다. 특히, 나노선 FET 소자제작 시에는 여전히 top-down이 사용되고 있으며, 채널로 사용되는 나노선의 어레이공정은 소자제작 시 가장 큰 어려움으로 대두되고 있다. 하지만, 이러한나노선의 수평 어레이 공정을 감소시킬 구조로 기판에 수평으로 배열된 나노월 구조가 제안되고 있다. 나노월구조는 어레이 공정 수를 크게 감소시켜 생산가격 면에서 큰 이점을 가져올 것으로 생각된다. 하지만, 이러한 ZnO 나노월은 GaN 기판에 한정하여 성장되고 있으며, 일부 Si 기판 위에 성장할지라도나노 사이즈가 아닌 마이크로 사이즈의 거친 표면을 가지는 박막구조로 보고되었다. 때문에, 가격적으로 비싸고 응용성이 제한적인 비전도성 기판을 대신하여, 가격이 저렴하고 응용성이 넓은 Si과 같은 전도성 기판에 나노월 구조를 성장하는 기술이 요구되고 있다. 본 연구에서는 Mg의 도입으로 자발적으로 형성된 비정질 MgO층 위에 상 분리된 MZO 비정질-단결정 층들을 이용하여 어떠한 기판에서도 나노월 구조가 성장할 수 있는 기반 기술을 소개한다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2011년도 제40회 동계학술대회 초록집
• /
• pp.184-184
• /
• 2011

반도체 전자 소자의 초고집적회로(VLSI, Very Large Scale Integrated Circuit)가 수년간 지속됨에 따라 실리콘 기반으로 하는 MOSFET 성능의 한계에 도달하게 되었다. 재료 물성, 축소, 소자 공정 등에 대한 원인으로 이를 극복하고자 하는 재료와 성능향상에 관한 연구가 진행되고 있다. 이에 기존 시스템의 전자의 전하 정보만을 응용하는 것이 아니라 전자의 스핀 정보까지 고려하는 스핀트로닉스 연구분야가 주목을 받고 있다. Spin-FET는 스핀 주입, 스핀 조절, 스핀측정 등으로 나뉘어 연구되고 있으며 이 중 스핀 주입의 효율 향상이 우선시 해결되어야 한다. 일반적으로 스핀 주입 과정에서 소스가 되는 강자성체와 스핀 확산 거리가 긴 반도체 물질과의 Conductance mismatch가 문제되고 있다. 이에 자성 반도체는 근본적인 문제를 해결하고 반도체와 자성체의 특성을 동시에 나타내는 물질로써, Si과 Ge (4족) 등의 반도체뿐만 아니라, GaAs, InP (3-5족), ZnO, ZnTe (2-6족) 등의 반도체 또한 많은 연구가 이루어지고 있다. 자성 반도체에서 해결해야 할 가장 큰 문제는 물질이 자성을 잃는 Curie 온도를 상온 이상으로 높이는 것이다. 이에 본 연구는 전이금속이 도핑된 4족 Si 반도체 박막을 성장하고 후처리 공정을 통하여 나타나는 구조적, 자기적 특성을 연구하였다. 펄스 레이저 증착 방법을 통하여 p-type Si 기판위에 전이금속 Fe이 도핑된 박막을 500 nm 로 성장하였다. 성장 온도는 $250^{\circ}C$로 하였고, 성장 분압은 $3 {\times}10^{-3}$Torr 로 유지하며 $N_2$ 가스를 사용하였다. 구조적 결과를 보기 위해 X선 회절 분석과 원자력 현미경 결과를 확인하였고, 자기적 특성을 확인하기 위해 저온에서 초전도 양자 간섭계로 조사하였다. XRD를 통해 (002)면, (004)면의 Si 기판 결정을 보았으며, Fe 관련된 이차상이 형성됨을 예측해 보았다. ($Fe_3Si$, $Fe_2Si$ 등) 초전도 양자 간섭계에서 20 K에서 측정한 이력 현상을 관찰하고, 온도변화에 따른 전체 자기모멘트를 관찰하였으며 이는 상온에서도 강자성 특성이 나타남을 확인하였다.

• 한국정보통신학회논문지
• /
• 제3권3호
• /
• pp.569-577
• /
• 1999

본 논문에서는 이동위성통신용 광대역 수신단을 저잡음증폭기와 고이득증폭단으로 나누어서 구현 및 성능 평가를 하였다. 저잡음증폭기의 설계ㆍ제작에는 저잡음 GaAs FET인 ATF-10136파 내부정합된 MMIC인 VNA-25를 이용하였으며, 저잡음증폭기의 입력단 정합회로는 저항 결합회로, 전원회로는 자기 바이어스 회로를 사용하였다. INA-03184를 이용한 고이득증폭단은 양단 정합된 단일 증폭기 형태로 제작하였으며, 바이어스 안정화 저항을 사용하여 회로의 전압강하 및 전력손실을 가능한 줄이고 온도 안정성을 고려하여 능동 바이어스 회로를 사용하였으며, 스퓨리어스를 감쇠시키기 위해서 저잡음증폭기와 고이득증폭단 사이에 감쇠 특성이 우수한 대역통과 필터를 사용하였다. 측정 결과, 사용 주파수 대역내에서 55dB 이상의 이득, 50.83dBc의 스퓨리어스 특성 및 1.8. 1 이하의 입ㆍ출력 정재파비를 나타내었으며, 특히 1537.5 MHz에서 1 KHz 떨어진 점에서의 C/N비가 43.15 dB/Hz를 나타냄으로써 설계시 목표로 했던 사양을 모두 만족시켰다.