• 대한기계학회논문집
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• 제19권3호
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• pp.639-646
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• 1995

The objective of this study is to minimize the weight of a damped anisotropic roto-bearing system considering whirl natural frequency and stability. The system is modeled as an assemblage of rigid disks, flexible shafts and discrete bearings. The system design variables are the crosssectional areas of shaft elements and the properties of bearings. To analyze the system, the polynomial method which is derived by rearranging the calculations performed by a transfer matrix method is adopted. For the optimization, the optimization software IDOL (Integrated Design Optimization Library) which is based on the Augmented Lagrange Multiplier (ALM) method is employed. Also, an analytical design sensitivity analysis of the system is used for high accuracy and efficiency. To demonstrate the usefulness of the proposed optimal design program incorporating analysis, design sensitivity analysis, and optimization modules, a damped anisotropic rotor-bearing system is optimized to obtain 34$ weight reduction.

• 한국전자파학회논문지
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• 제12권3호
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• pp.462-469
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• 2001

본 논문에서는 저주파 잡음이 상향변환 이득 해석을 이용한 K 밴드 국부발진기를 설계 및 제작하였다. 상향 변환 이득을 해석하고, 그에 따른 위상잡음을 예측하기 위하여 Two Signal Method(TSM)을 확장하였다. 제시된 이론의 유용성을 검증하기 위해 저 상향변환 이득을 갖는 회로의 동작점을 선택하여 free-running 발진기를 설계하였다. 측정결과 발진주파수는 23.42 GHz였고, 위상잡음은 1MHz offset에서 -105.2 dBc/Hz로 우수한 특성을 보였다. 그리고 같은 회로를 부고조파로 주입시켜 부고조파 주입동기 발진기로 동작시켰으며, 이 경우에도 낮은 부고조파 입력 파워에서 이상적인 체배기의 위상잡음 특성을 보였다.

• 한국정보통신학회논문지
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• 제18권7호
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• pp.1681-1685
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• 2014

의료영상의 화질이 진단의 정확성에 중요한 요소이다. 그러므로 의료영상의 화질을 향상시킬 수 있는 방법들이 연구되어져 왔다. 그 중에서 주파수 도메인 필터가 영상의 화질을 향상시킬 수 있는 강력한 도구이다. 본 논문에서는 X선 의료영상에 기존의 고주파통과 필터에 최적값을 적용해서 에지영역을 개선하였고, 결과영상에 기존의 고주파 강조 필터에 최적값을 사용하여 에지영역 및 평탄영역의 대비를 향상시켰다. 마지막으로, 최소평균제곱오차필터를 사용해서 결과영상에 잡음을 최소화했다. 결과적으로, 제안된 방법이 기존 필터들에 비해서 영상의 대비와 에지부분들을 향상시켰으며, 더불어 잡음제거의 효과를 보였다.

• 한국인터넷방송통신학회논문지
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• 제18권6호
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• pp.195-200
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• 2018

W-대역 송수신기를 위한 주파수 8체배기가 100-nm GaAs pHEMT 공정으로 설계 및 제작되었다. 제작된 체배기는 송수신기의 국부발진기 및 신호원으로 활용 가능하다. 공통-소스 2체배기를 3단 연결하여 10.75 GHz의 입력 신호를 83 GHz로 체배할 수 있다. 변환 이득 향상과 불요파 억제를 위하여 공통-소스 증폭기가 각 체배단 마다 포함되었다. 증폭기를 대역 필터로 활용하여 크고 복잡한 수동 필터 없이 충분한 불요파 억제도를 확보할 수 있다. 또한 각 증폭기 이득을 조정하여 변환 효율을 극대화하였다. 제작된 체배기는 80 - 84 GHz 대역에서 6 dBm 이상의 높은 출력을 보이며 20 dBc 이상의 우수한 불요파 억제 성능을 확보하였다.

• 한국전자파학회논문지
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• 제29권2호
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• pp.138-141
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• 2018

본 논문에서는 FPGA를 이용하여 디지틀 방식으로 영상 레이다에 사용하는 주파수 변조된 첩(Chirp) 신호를 생성하고, 이 신호를 I-Q 변조하여 RF 신호로 변환 한 후 24 주파수 체배기로 체배하여 94 GHz W-대역에서 광대역 첩 신호발생 장치의 설계, 제작한 연구 결과를 제시한다. 개발된 첩 발생기는 94 GHz의 캐리어 주파수와 960 MHz의 대역폭을 가지는 주파수 변조된 신호이며, 평탄도는 IF단(3.9 GHz)에서 1 dB 이내, W-대역에서 2 dB 이내 그리고 3 W의 출력을 보여주고 있다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.73-84
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• 2004

본 논문에서는 하드웨어 상에 구현된 암호 프리미티브의 안전성을 위협할 수 있는 부채널 공격의 하나인 단순 전력 분석 (Simple Power Analysis)에 대응하는 알고리즘을 제안하고 이를 하드웨어로 구현하고자 한다. 제시하는 알고리즘은 기존에 알려진 대응 알고리즘보다 스칼라 곱셈 방법이 보다 효율적인 장점이 있다. 기존의 대응 알고리즘은 연산의 종속성 때문에 하드웨어의 장점인 병렬 처리 기법을 효율적으로 적용하기 어려운 단점이 존재한다. 이러한 단점을 보완코자 본 논문에서 제시하는 알고리즘은 동작 성능의 저하를 최소화하기 위해 역원 계산 시간 동안 곱셈 및 제곱 연산을 수행할 수 있도록 구성하였다. 또한 하드웨어 기술 언어인 VHDL(VHSIC Hardware Description Language)로 제안 알고리즘을 구현하여 성능 검증을 수행하였으며 이의 활용을 모색하였다. 하드웨어 합성은 Syplify pro7.0을 사용하였으며, 타겟 칩 Xillinx VirtexE XCV2000EFG1156을 대상으로 하였을 때 전체 등가 게이트는 60,608게이트, 최대 동작 주파수는 약 30Mhz로 산출되었다. 본 논문에서 제시한 스칼라 곱셈기는 전자 서명(Digital Signature), 암호화(Encryption) 및 복호화(Decryption), 키 교환(Key Exchange)등의 핵심 연산으로 사용될 수 있을 것으로 보이며, 자원 제약이 심한 Embedded-Micom 환경에 적용하였을 경우, 단순 전력 분석에 안전하면서 효율적인 연산 기능을 제공할 수 있을 것으로 보인다.

• 한국멀티미디어학회논문지
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• 제13권7호
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• pp.943-949
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• 2010

본 논문은 하드웨어 곱셈 연산을 최적화하여 리프팅 기반의 9/7 웨이블릿 필터의 개선된 VLSI의 구조를 제안한다. 제안한 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기반의 웨이블릿 필터와 비교하여 화질의 열화 없이 보다 적은 로직과 전력소모를 갖는다. 본 논문은 Pattern search 기반의 Lefevre 알고리즘을 이용하여 하드웨어 구조를 개선한다. 제안한 구조는 범용의 곱셈기를 단순한 shift-add 연산으로 대체하여 하드웨어 구현을 단순하게 하고 계산 속도를 빠르게 한다. 제안한 구조와 기존의 구조를 Verilog HDL을 이용하여 구현하고 비교 실험하였다. 두 구조는 0.18um 디지털 CMOS 공정의 스탠다드 셀을 이용하여 합성된다. 제안한 구조는 200MHz의 합성 타겟 클록 주파수에서 기존의 구조에 비해 면적, 전력소모와 최대 지연시간이 각각 약 51%, 43%와 30%로 감소하였다. 구현 결과를 통해 제안한 구조가 범용의 곱셈기 블록을 사용한 기존의 구조보다 스탠다드 셀을 이용한 ASIC 구현에 보다 적합하다는 것을 보여준다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.61-69
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• 2009

본 논문은 저 복잡도와 높은 throughput을 지원하는 LDPC 부호화기의 구조에 대하여 제안한다. LDPC 부호화기가 갖는 높은 복잡도 문제를 해결하기 위하여 기존의 복잡도가 높은 행렬 곱셈 연산기 대신에 간소화된 행렬 곱셈 연산기가 제안되었다. 또한 높은 throughput을 지원하기 위하여 행렬 곱셈 연산시 행 방향 연산 및 부분 병렬처리 연산을 적용하였다. 제안된 부호화기 구조의 로직 게이트와 메모리 사용량은 기존의 5단 파이프라인 부호화기의 구조에 비하여 각각 37.4%와 56.7%씩 감소하였다. 또한 40MHz 클럭 주파수에 대해 기존의 부호화기에 비하여 3배 이상의 throughput인 최대 800Mbps의 throughput을 지원한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.190-192
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• 2018

NIST 표준으로 정의된 이진체 상의 5가지 pseudo-random 타원곡선과 5가지 Koblitz 타원곡선을 지원하는 타원곡선 암호 (Elliptic Curve Cryptography; ECC) 프로세서를 설계하였다. Lopez-Dahab 투영 좌표계를 적용하여 모듈러 곱셈과 XOR 연산으로 스칼라 곱셈 (scalar multiplication)이 연산되도록 하였으며, 32-비트${\times}$32-비트의 워드 기반 몽고메리 곱셈기를 이용한 고정 크기의 하드웨어로 다양한 키 길이의 ECC가 구현될 수 있도록 설계하였다. 설계된 ECC 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-um CMOS 셀 라이브러리로 합성한 결과 100 MHz의 동작 주파수에서 10,674 GEs와 9 킬로비트의 RAM으로 구현되었고, 최대 154 MHz의 동작 주파수를 갖는다.

• 한국정보통신학회논문지
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• 제21권8호
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• pp.1471-1479
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• 2017

2,048 비트의 키 길이를 지원하는 RSA 공개키 암호 프로세서를 설계하였다. RSA 암호의 핵심 연산인 모듈러 곱셈기를 워드 기반의 몽고메리 곱셈 알고리듬을 이용하여 설계하였으며, 모듈러 지수승 연산은 Left-to-Right(LR) 이진 멱승 알고리듬을 이용하여 구현하였다. 모듈러 곱셈에 8,448 클록 사이클이 소요되며, RSA 암호화와 복호화에 각각 185,724 클록 사이클과 25,561,076 클록 사이클이 소요된다. 설계된 RSA 암호 프로세서를 Virtex 5 FPGA로 구현하여 하드웨어 동작을 검증하였다. $0.18{\mu}m$ CMOS 표준셀을 사용하여 100 MHz의 동작 주파수로 합성한 결과, RSA 암호 프로세서는 12,540 GE로 구현되었고, 12 kbit의 메모리가 사용되었다. 동작 가능한 최대 주파수는 165 MHz로 평가되었으며, RSA 암호화, 복호화 연산에 각각 1.12 ms, 154.91 ms가 소요되는 것으로 예측되었다.