• JSTS:Journal of Semiconductor Technology and Science
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• 제17권2호
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• pp.210-215
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• 2017

We have developed the neuromorphic system that can work with the four-terminal Si-based synaptic devices and verified the operation of the system using simulation tool and printed-circuit-board (PCB). The symmetrical current mirrors connected to the n-channel and p-channel synaptic devices constitute the synaptic integration part to express the excitation and the inhibition mechanism of neurons, respectively. The number and the weight of the synaptic devices affect the amount of the current reproduced from the current mirror. The double-stage inverters controlling delay time and the NMOS with large threshold voltage ($V_T$) constitute the action-potential generation part. The generated action-potential is transmitted to next neuron and simultaneously returned to the back gate of the synaptic device for changing its weight based on spike-timing-dependent-plasticity (STDP).

• 한국정보통신학회논문지
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• 제7권2호
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• pp.269-275
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• 2003

저전압 프로그래밍이 가능한 플래시메모리를 실현하기 위하여 0.35$\mu\textrm{m}$ CMOS 공정 기술을 이용하여 터널링산화막, 질화막 그리고 블로킹산화막의 두께가 각각 2.4nm, 4.0nm, 2.5nm인 SONOS 트랜지스터를 제작하였으며, SONOS 메모리 셀의 면적은 1.32$\mu$$m^2$이었다. 질화막의 두께를 스케일링한 결과, 10V의 동작 전압에서 소거상태로부터 프로그램상태로, 반대로 프로그램상태에서 소거상태로 스위칭 하는데 50ms의 시간이 필요하였으며, 최대 메모리윈도우는 1.76V이었다. 그리고 질화막의 두께를 스케일링함에도 불구하고 10년 후에도 0.5V의 메모리 윈도우를 유지하였으며, 105회 이상의 프로그램/소거 반복동작이 가능함을 확인하였다. 마지막으로 부유게이트 소자에서 심각하게 발생하고있는 과도소거현상이 SONOS 소자에서는 나타나지 않았다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.46-53
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• 2011

본 논문에서는 MLC 낸드플래시 메모리의 CCI(cell-to-cell interference)의 제거를 통한 에러 보정 등화기(equalizer)를 제안한다. 매년 메모리의 집적도가 두 배가 되고, MLC(multi level cell) 기술의 개발 등으로 플래시 메모리 시장의 급성장이 이루어졌다. CCI는 주변 셀이 프로그램 되면서 발생하는 영향으로 에러 발생에 중요한 요소이다. 제안된 CCI의 모델을 수식화하고, CCI의 제거를 통한 등화기를 설계하였다. 이 모델은 MLC 낸드플래시의 프로그램 순서와 주변 패턴을 기반으로 프로그램 전압(program voltage)의 영향이 고려되었다. 또한 제안된 등화기는 MLC NAND 플래시 메모리 1-블록에 데이터를 읽기/쓰기 동작의 측정 결과와 Matlab을 통하여 설계 및 검증되었다. 이 등화기는 심각한 CCI를 가지고 있는 20nm 낸드플래시 메모리 채널에서 약 60%의 에러 개선율을 보였다.

• 한국전기전자재료학회논문지
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• 제25권1호
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• pp.1-5
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• 2012

In this paper, matching characteristic of MIM (metal-insulator-metal) capacitor with $Al_2O_3/HfO_2/Al_2O_3$ (AHA) structure is analyzed. The floating gate capacitance measurement technique (FGMT) was used for analysis of matching characteristic of the MIM capacitors in depth. It was shown that matching coefficient of AHA MIM capacitor is 0.331%${\mu}m$ which is appropriate for application to analog/RF integrated circuits. It was also shown that the matching coefficient has a more strong dependence on the width than length of MIM capacitor.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.307-307
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• 2014

정보화 시대로 접어들면서 동일한 공간에 더 많은 정보를 저장할 수 있고, 보다 빠른 동작이 가능한 비휘발성 메모리 소자에 대한 요구가 증가하고 있다. 하지만, 최근 비휘발성 메모리 소자 관련 연구보고에 따르면, 메모리 소자의 소형화 및 직접화 측면에서, 전하 저장을 기반으로 하는 기존의 Floating-Gate(FG) Flash 메모리는 20 nm 이하 공정에서 한계가 예측 되고 있다. 따라서, 이러한 FG Flash 메모리의 한계를 해결하기 위해, 기존에 FET 기반의 FG Flash 구조와 같은 3 terminal이 아닌, Diode와 같은 2 terminal로 동작이 가능한 ReRAM, PRAM, STT-MRAM, PoRAM 등 저항변화를 기반으로 하는 다양한 종류의 차세대 메모리 소자가 연구되고 있다. 그 중, 저항 변화 메모리(ReRAM)는 CMOS 공정 호환성, 3D 직접도, 낮은 소비전력과 빠른 동작 속도 등의 우수한 동작 특성을 가져 차세대 비휘발성 메모리로 주목을 받고 있다. 또한, 상하부 전극의 2 terminal 만으로 소자 구동이 가능하기 때문에 Passive Crossbar-Array(CBA)로 적용하여 플래시 메모리를 대체할 수 있는 유력한 차세대 메모리 소자이다. 하지만, 이를 현실화하기 위해서는 Passive CBA 구조에서 발생할 수 있는 Read Disturb 현상, 즉 Word-Line과 Bit-Line을 통해 선택된 소자를 제외하고 주변의 다른 소자를 통해 흐르는 Sneak Leakage Current(SLC)를 차단하여 소자의 메모리 State를 정확히 sensing하기 위한 연구가 선행 되어야 한다. 따라서, 현재 이러한 이슈를 해결하기 위해서, 많은 연구 그룹에서 Diodes, Threshold Switches와 같은 ReRAM에 Selector 소자를 추가하는 방법, 또는 Self-Rectifying 특성 및 CRS 특성을 보이는 ReRAM 구조를 제안 하여 SLC를 차단하고자 하는 연구가 시도 되고 있지만, 아직까지 기초연구 단계로서 아이디어에 대한 가능성 정도만 보고되고 있는 현실 이다. 이에 본 논문은 Passive CBA구조에서 발생하는 SLC를 해결하기 위한 새로운 아이디어로써, 본 연구 그룹에서 선행 연구로 확보된 안정적인 저항변화 물질인 SiN를 정류 특성을 가지는 n-Si/Ti 기반의 Schottky Diode와 결합함으로써 기존의 CBA 메모리의 Read 동작에서 발생하는 SLC를 차단 할 수 있는 1SD-1R 구조의 메모리 구조를 제작 하였으며, 본 연구 결과 기존에 문제가 되었던 SLC를 차단 할 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.121-129
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• 2011

It is progressing as new advents and remarkable developments of mobile device every year. On the upper line reason, NAND FLASH large density memory demands which can be stored into portable devices have been dramatically increasing. Therefore, the cell size of the NAND Flash memory has been scaled down by merely 50% and has been doubling density each per year. [1] However, side effects have arisen the cell distribution and reliability characteristics related to coupling interference, channel disturbance, floating gate electron retention, write-erase cycling owing to shrinking around 20nm technology. Also, FLASH controller to manage shrink effect leads to speed and current issues. In this paper, It will be introduced to solve cycling, retention and fail bit problems of sub-deep micron shrink such as Virtual negative read used in moving read, randomization. The characteristics of retention, cycling and program performance have 3 K per 1 year and 12.7 MB/s respectively. And device size is 179.32 $mm^2$ (16.79 mm ${\times}$ 10.68 mm) in 3 metal 26 nm CMOS.

• Journal of Electrical Engineering and Technology
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• 제13권1호
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• pp.501-512
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• 2018

Radio frequency identification (RFID) sensor tag provides several advantages including battery-less operation and low cost, which are suitable for long-term monitoring. This paper presents a self-powered RFID temperature sensor tag for online temperature monitoring in substation. The proposed sensor tag is used to measure and process the temperature of high voltage equipments in substation, and then wireless deliver the data. The proposed temperature sensor employs a novel phased-locked loop (PLL)-based architecture and can convert the temperature sensor in frequency domain without a reference clock, which can significantly improve the temperature accuracy. A two-stage rectifier adopts a series of auxiliary floating rectifier to boost its gate voltage for higher power conversion efficiency. The sensor tag chip was fabricated in TSMC $0.18{\mu}m$ 1P6M CMOS process. The measurement results show that the proposed temperature sensor tag achieve a resolution of $0.15^{\circ}C$/LSB and a temperature error of $-0.6/0.7^{\circ}C$ within the range from $-30^{\circ}C$ to $70^{\circ}C$. The proposed sensor tag achieves maximum communication distance of 11.8 m.

• 공업화학
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• 제23권6호
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• pp.515-520
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• 2012

이 총설에서는 개별인식 태그와 바이오센서 등에 사용가능성이 높은 실리콘 기반의 캐패시터와 유기 박막트랜지스터 소자의 제작과 차이점이 논하여 진다. 금속이나 혹은 비금속의 나노입자는 화학물질이나 혹은 바이오분자, 즉, 단백질과 올리고 DNA 등에 표면이 싸여질 수 있으며, 상응하는 목표 바이오분자가 결합되어져 있는 절연체에 자기조립 단일층을 형성할 수 있다. 단일층으로 형성된 나노입자는 정전하 기본단위로서 유기 메모리 소자의 나노 플로팅 게이트로서 역할을 하는 것이다. 특히, 바이오분자의 선택적이고 강한 결합 메카니즘을 통하여도, 메모리 캐패시터나 유기 메모리 박막트랜지스터가 성공적으로 시연되었다. 더불어, 이러한 유기 메모리 소자는 차후 유연기판의 유기전자소자 영역의 발전을 촉진할 것으로 기대된다. 또한, 유기 메모리 박막트랜지스터는 앞으로 새로운 개념의 소자로의 적용이 가능하다.

• 한국수자원학회:학술대회논문집
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• 한국수자원학회 2019년도 학술발표회
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• pp.42-42
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• 2019

유량조절을 위한 자동수문은 설정된 관리수위 이하에서는 수문이 개방되지 않으며, 유량이 증가하여 관리수위 이상이 되면 수문이 개방되어 방류를 시작하여 일정 수위를 유지하는 것을 의미한다. 자동수문의 운영 중 수문의 거동과 자동 개폐 시점을 예측하는 것은 정밀한 수문 설계를 위해 매우 중요하다. 수문 하단으로 흐름이 발생하면 수문 선단을 포함한 주변에서의 압력 차이로 인한 동수압 하중이 발생하고 진동을 유발, 수문 개방을 억제하는 하향력 등의 효과로 수문 운영에 큰 영향을 미친다. 본 연구에서는 부력식 수문의 모형실험을 통하여 정수압 상태의 부력 이론에 의한 수문 개방률과 측정에 의한 수문 개방률을 비교하였으며, 이론과 측정 수문 개방고의 차이를 하향력에 의한 효과임을 확인하였다. 부력식 수문의 하향력을 검토하기 위해 기존 이론식을 이용한 결과, 이론식은 부력식 수문에 적용하기 어려운 것으로 나타났다. 따라서, 기존 이론식을 이용하여 부력식 수문의 하향계수 산정을 위한 매개변수 관계식을 개방률을 이용하여 제시하였다. 제시된 매개변수 관계식의 결정계수는 0.721, 수정된 결졍계수는 0.690으로 나타났다. 부력식 수문의 형상비에 따른 하향력을 검토하기 위해서 수치모의를 수행하였다. 모형실험에서 측정된 자료와 수치모형 ANSYS-Fluent의 사용성을 검증하였고, 부력식 수문의 형상비를 0.24, 0.49, 0.69, 0.89, 1.09로 총 5가지로 설정하여 하향계수와 하향력을 분석하였다. 부력식 수문의 하향계수와 하향력 검토는 부력체, 스커트로 구분하여 분석을 수행하였다. 하향계수 분석결과, 하향계수는 개방률이 증가함에 따라 감소하였으며 하향계수가 부력체 부분에서는 0.465~1.542, 스커트 부분에서는 0.058~1.148의 범위로 나타났다. 하향력 분석결과, 하향력은 개방률 0.300 이하에서는 개방률이 증가함에 따라 하향력은 증가하였나 개방율 0.300 초과하면서부터 개방률이 증가함에 따라 하향력이 감소하는 것으로 나타났다. 또한 부력체 부분에서는 형상비가 증가함에 따라 하향력이 감소하였으나, 스커트 부분에서는 형상비가 증가함에 따라 하향력이 증가하였다. 이는 형상비가 증가함에 따라 스커트 부분의 면적이 증가하기 때문이다. 부력식 수문의 전체적인 하향력을 계산한 결과, 부력식 수문의 하향력은 0.002~0.015 kN의 범위를 가지며 형상비가 증가함에 따라 부력식 수문에 발생하는 하향력은 증가하는 것으로 나타났다.

• 전기전자학회논문지
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• 제25권4호
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• pp.762-765
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• 2021

본 논문에서는 자동차의 위치 및 자세 추정에 사용되는 칼만 필터 가속기를 내장한 차량용 ECU(electronic control unit)를 설계하고 구현하였다. 프로세서 코어는 RISC-V를 사용하였으며 칼만 필터의 행렬 연산을 수행하는 가속기, 차량 내 통신에 사용되는 CAN(controller area network) 제어기, 센서 연결에 사용되는 LIN(local interconnect network) 제어기를 내장하였다. 칼만 필터 연산은 시간 업데이트와 측정 업데이트의 두 단계로 나뉘며 시간 업데이트 단계에서는 현재 상태변수와 오차 공분산을 예측하고 측정 업데이트 단계에서는 입력값을 받아 칼만 이득을 계산하여 값을 보정한다. 보통 소프트웨어에서는 곱셈에 부동소숫점 연산을 사용하지만 본 논문에서는 하드웨어 면적을 줄이기 위해 정밀도 분석을 고려한 고정소숫점 곱셈기를 사용하였다. 설계된 ECU는 Verilog HDL을 이용하여 검증하였으며 28nm 실리콘 공정으로 구현하였다. 28nm 실리콘 공정으로 구현하였을 때 동작 주파수는 100MHz, 면적은 0.37mm², 게이트 수는 76만 게이트였다.