• 전자공학회논문지
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• 제51권9호
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• pp.182-189
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• 2014

탭 딜레이(tapped delay) 방식은 field-programmable gate arrary(FPGA) 내부 리소스를 이용한 설계에 적합하여 FPGA기반 시간-디지털 변환기(time-to-digital converter)로 널리 사용되고 있다. 그런데 이 방식의 시간-디지털 변환기에서는 지연 소자로 사용하는 전용 캐리체인(dedicated carry chain)의 탭 당 지연시간 차이가 정밀도 저하의 가장 큰 원인이 되고 있다. 본 논문에서는 일반적인 구형파 대신 고정된 시간 폭을 가지는 펄스신호를 지연 소자로 인가하고 상승과 하강 엣지에서 두 번의 시간 측정을 통해 전용 캐리체인내 지연시간의 불균일성을 보상하고 정밀도를 향상하는 시간-디지털 변환기 구조를 제안한다. 제안한 구조는 두 번의 시간 측정을 위해 2개 구역의 전용 캐리체인을 필요로 한다. Dual 엣지 보상 전 두 전용 캐리체인에서 탭 당 지연시간의 평균은 각각 17.3 ps, 16.7 ps에서 보상 후 평균은 11.2 ps, 10.1 ps으로 감소하여 각각 35%, 39% 이상 향상되었다. 가장 중요한 탭 당 최대지연 시간은 41.4 ps, 42.1 ps에서 20.1 ps, 20.8 ps 로 50% 이상 감소하였다.

• 한국전자통신학회논문지
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• 제9권6호
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• pp.681-687
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• 2014

원자력 산업계는 최근 원전 계측제어계통 설비의 단종과 같은 예상치 못한 환경에 직면해오고 있으며, 이러한 문제를 근본적으로 해결하고자 노력하고 있다. IAEA, IEC, 등의 연구결과에 따르면, FPGA는 단종이 예상되는 제어계통에의 대체수단으로 주목받고 있다. FPGA가 원자력 플랜트의 PLC(Programmable Logic Controller)를 대체하기 위해서는 높은 건정성과 신뢰성을 가져야 한다. 따라서, FPGA 기반 제어기의 건전성과 신뢰성을 향상시키기 위하여 HDL 개발수명주기를 적용하여 개발하였다. 또한, 원전 계측제어계통에 적용하기 위하여 번인시험과 환경시험의 기기검증이 수행되었다. 시험수행결과, 352시간의 번인시험과 92시간의 환경시험 중에 정상적인 기능 및 성능을 수행함을 확인할 수 있었다.