• 한국재료학회지
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• 제10권3호
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• pp.199-203
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• 2000

세라믹 타겟인 Ta$_2$O(sub)5을 장착한 rf-마그네트론 스퍼터를 이용하여 Ta$_2$O(sub)5 완충층을 증착하고, Sr(sub)0.8Bi(sub)2.4Ta$_2$O(sbu)9 용액을 사용하여 MOD 법에 의해 SBT 막을 성장시킨 metal/ferroelectric/insulator/semiconductor (MFIS) 구조인 Pt/SBT/Ta$_2$O(sub)5/Si 구조의 Ta$_2$O(sub)5 완충층 증착시의 $O_2$유량비, Ta$_2$O(sub)5 완충층 두께에 따른 전기적 특성을 조사하였다. 그리고 Ta$_2$O(sub)5 박막의 완충층으로써의 효과를 확인하기 위해 Pt/SBT/Ta$_2$O(sub)5/Si 구조와 Pt/SBT/Si 구조의 전기적 특성을 비교하였다. Ta$_2$O(sub)5 완충층 증착시의 $O_2$유량비가 0%일 때는 전형적인 MFIS 구조의 C-V 특성을 얻지 못하였으며, 20%의 $O_2$유량비일 때 가장 큰 메모리 윈도우 값을 얻었다. 그리고 $O_2$유량비가 40%, 60%로 증가할수록 메모리 윈도우는 감소하였다. Ta$_2$O(sub)5 완충층의 두께의 변화에 대한 C-V 특성에서는 36nm의 Ta$_2$O(sub)5 두께에서 가장 큰 메모리 값을 얻었다. Pt/SBT/Si 구조의 메모리 윈도우 값과 누설전류 특성은 Pt/SBT/Ta$_2$O(sub)5/Si 구조의 값에 비해 크게 떨어졌으며, 따라서 Ta$_2$O(sub)5 막이 우수한 완충층으로써의 역할을 함을 알았다.

• 한국진공학회지
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• 제9권3호
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• pp.258-262
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• 2000

$YMnO_3$박막은 고주파 스퍼터를 사용하여 Si(100)과 $Y_2O_3$/si(100)기판에 증착하였다. 증착시에 산소 분압의 조건과 열처리 온도는 YMnO$_3$ 박막의 결정성과 그 메모리 윈도우의 특성에 매우 중요한 영향을 주었다. XRD 측정 결과 산소 분압 0%에서 증착후 $870^{\circ}C$에서 1시간 동안 후열처리한 $YMnO_3$ 박막은 c-축을 따라 매우 잘 배향되었음을 확인하였다. 반면 산소분압 20%에서 Si(100)과 $Y_2O_3$/Si(100) 기판위에 증착된 $YMnO_3$박막의 결정화는 XRD측정 결과 $Y_2$O$_3$ peak가 보이는 것으로 보아 YMnO$_3$박막내에 과잉의 $Y_2O_3$가 c-축으로의 배향을 억제하는 것을 알 수 있다. 특히 산소분압 0%에서 증착한 Pt/$YMnO_3/Y_2O_3$/Si 구조에서의 메모리 윈도우 특성은 c-축으로 잘 배향된 결과로 인해 인가전압 2~12V에서 0.67-3.65V이었으며 이는 $Y_2O_3$/si 기판위에 산소분압 20%에서 증착한 박막 (0.19~1.21V)보다 동일한 인가전압에서 3배 정도의 큰 메모리 윈도우 특성을 보였다.

• 한국재료학회지
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• 제7권3호
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• pp.175-179
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• 1997

고밀도 고기능 전자기기의 발전과 고주파 이동통신의 증대에 따라 전자소자의 소형화, 집적화가 요구되고 있으며, 이는 전자소자의 박막화를 필요로 한다. 캐패시터, 인덕터는 전기 회로를 구성하는 기본적인 소자로서 그 응용 범위는 무수히 많으며, 따라서 이들 소자의 박막화는 전자소자의 소형화, 경량화에 큰 영향을 끼치리라 생각된다. 본 연구에서는 강자성 및 강유전 산화물 박막을 이용하여 인덕터, 캐터시터, LC 복합소자를 제조하였다. 고온 산화분위기에서 안정한 Au를 리프트 오프법으로 금속배선 패턴을 향상하였고, 스퍼터링, 화학기상증착법 등을 이용하여 산화물 박막을 증착하였다. 0.5-15GHz에서 network analyzer로 측정하고 Microwave Design System으로 분석한 결과 5nH의 인덕턴스, 10,000pF의 캐패스턴스, $10^{6}-10^{9}Hz$ 정도의 공진 주파수 값을 얻었다.

• 한국결정성장학회지
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• 제8권4호
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• pp.599-604
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• 1998

본 논문은 PZT 박막의 기억소자 응용을 위한 Pt 그리고 RuO2 박막을 조사하였다. 초고주파 마그네트론 스퍼터링 방법을 이용하여 하부전극을 성장하였으며, 조사된 실험변수는 기판온도, 가스 부분압, RF 전력 그리고 후열처리 등이다. 기판온도는 Pt, $RuO_2$박막의 결정구조 뿐만 아니라 표면구조 및 비저항 성분에 크게 영향을 주었다. Pt 박막의 XRD 분석으로 기판온도가 상온에서 $200^{\circ}C$까지는 (111) 그리고 (200) 면이 혼재하는 결과를 보였으나 $300^{\circ}C$에서는 (111) 면으로 우선 방위 성장 특성을 보였다. XRD와 AFM 해석으로부터 Pt 박막 성장시 기판온도 $300^{\circ}C$, RF 전력 80W가 추천된다. 산소 분압비를 0~50%까지 가변하여 조사한 결과 산소가 5% 미만으로 공급되면 Ru 금속이 성장되고, 산소 분압비가 10 ~40%까지는 Ru와 $RuO_2$ 상이 공존하였으며 산소 분압비가 50%에서는 순수한 $RuO_2$상만이 검축되었다. 이 결과로부터 RuO2/Ru 이층 구조의 하부전극 형성이 산소 가스 부분압을 조절하여 한번의 공정으로 성장 가능하며, 이런 구조를 이용하면 금속의 낮은 비저항을 유지하면서도 PZT 박막의 산소 결핍에 의한 기억소자의 피로도 문제를 완화할 것으로 사료된다. 후 열처리 온도를 상온에서부터 $700^{\circ}C$까지 증가할 때 Pt와 $RuO_2$의 비저항 성분은 선형적 감소 추세를 보였다. 본 논문은 강유전체 기억소자 응용을 위한 최적화된 하부전극 제적조건을 제시한다.

• 한국전기전자재료학회논문지
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• 제11권6호
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• pp.436-441
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• 1998

$Pt/SrTiO_3/Pb_x(Zr_{0.52}, Ti_{0.48})O_3/SrTiO_3/Si$ structure was prepared by rf-magnetron sputtering method for use in nondestructive read out ferroelectric RAM(NDRO-FEAM). PBx(Zr_{0.52}Ti_{0.48})O_3}$(PZT) and $SrTiO_3$(STO) films were deposited respectively at the temperatures of $300^{\circ}C and 500^{\circ}C$on p-Si(100) substrate. The role of the STO film as a buffer layer between the PZT film and the Si substrate was studied using X-ray diffraction (XRD), Auger electron spectroscopy (ASE), and scanning electron microscope(SEM). Structural analysis on the interfaces was carried out using a cross sectional transmission electron microscope(TEM). For PZT/Si structure, mostly Pb deficient pyrochlore phase was formed due to the serious diffusion of Pb into the Si substrate. On the other hand, for STO/PZT/STO/Si structure, the PZT film had perovskite phase and larger grain size with a little Pb interdiffusion. the interfaces of the PZT and the STO film, of the STO film and the interface layer and $SiO_2$, and of the $SiO_2$ and the Si substate had a good flatness. Across sectional TEM image showed the existence of an amorphous layer and $SiO_2$ with 7nm thickness between the STO film and the Si substrate. The electrical properties of MIFIS structure was characterized by C-V and I-V measurements. By 1MHz C-V characteristics Pt/STO(25nm)/PZT(160nm)/STO(25nm)/Si structure, memory window was about 1.2 V for and applied voltage of 5 V. Memory window increased by increasing the applied voltage and maximum voltage of memory window was 2 V for V applied. Memory window decreased by decreasing PZT film thickness to 110nm. Typical leakage current was abour $10{-8}$ A/cm for an applied voltage of 5 V.

• 한국재료학회지
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• 제11권1호
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• pp.27-33
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• 2001

본 실험에서는 $Pt/Ti/SiO_2/Si(100)$ 기판 위에 KLN 박막을 형성할 때 나타나는 4-fold 그레인의 성장 특성을 조사하기 위하여 공정 변수를 변화시키면서 박막을 제작하였다. 공정 변수는 기판 온도, 스퍼터링 압력, 고주파 전력을 선택하여 최적의 증착 조건 근방에서 공정 변수를 변화시키면서 실험하였다. K와 Li가 과량된 타겟을 사용하여 KLN 박막을 제조할 때 최적의 성장 조건은 고주파 전력 100 W, 공정압력 150 mTorr, 기판온도 $600^{\circ}C$이며 공정변수의 작은 변화에도 박막의 표면 형상은 매우 민감하게 변화하였다. KLN은 화합물을 구성하는 원소 사이의 증기화 온도의 차이가 많이나는 물질로서 고온 고진공의 환경에서 박막을 제조할 때 어려움이 있으며, 녹는점과 기판 온도와의 관계를 설명한 Thornton의 모델로 설명하기 어려운 현상이 나타났다. 이러한 것은 박막 물질을 이루는 구성 원소의 증기화 온도를 이용하여 이 현상을 간단하게 설명할 수 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.1
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• pp.319-322
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• 2003

To match the charge induced by the insulators $CeO_2$ with the remanent polarization of ferro electric SBT thin films, areas of Pt/SBT/Pt (MFM) and those of $Pt/CeO_2/Si$ (MIS) capacitors were ind ependently designed. The area $S_M$ of MIS capacitors to the area $S_F$ of MFM capacitors were varied from 1 to 10, 15, and 20. Top electrode Pt and SBT layers were etched with for various area ratios of $S_M\;/\;S_F$. Bottom electrode Pt and $CeO_2$ layers were respectively deposited by do and rf sputtering in-situ process. SBT thin film were prepared by the metal orgnic decomposition (MOD) technique. $Pt(100nm)/SBT(350nm)/Pt(300nm)/CeO_2(40nm)/p-Si$ (MFMIS) gate structures have been fabricated with the various $S_M\;/\;S_F$ ratios using inductively coupled plasma reactive ion etching (ICP-RIE). The leakage current density of MFMIS gate structures were improved to $6.32{\times}10^{-7}\;A/cm^2$ at the applied gate voltage of 10 V. It is shown that in the memory window increase with the area ratio $S_M\;/\;S_F$ of the MFMIS structures and a larger memory window of 3 V can be obtained for a voltage sweep of ${\pm}9\;V$ for MFMIS structures with an area ratio $S_M\;/\;S_F\;=\;6$ than that of 0.9 V of MFS at the same applied voltage. The maximum memory windows of MFMIS structures were 2.28 V, 3.35 V, and 3.7 V with the are a ratios 1, 2, and 6 at the applied gate voltage of 11 V, respectively. It is concluded that ferroelectric gate capacitors of MFMIS are good candidates for nondestructive readout-nonvolatile memories.

• 한국전기전자재료학회논문지
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• 제37권4호
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• pp.427-432
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• 2024

The polymer crystallization process, promoting the formation of ferroelectric β-phase, is essential for developing polyvinylidene fluoride (PVDF)-based high-performance piezoelectric energy harvesters. However, traditional high-temperature annealing is unsuitable for the manufacture of flexible piezoelectric devices due to the thermal damage to plastic components that occurs during the long processing times. In this study, we investigated the feasibility of introducing a flash lamp annealing that can rapidly induce the β-phase in the PVDF layer while avoiding device damage through selective heating. The flash light-irradiated PVDF films achieved a maximum β-phase content of 76.52% under an applied voltage of 300 V and an on-time of 1.5 ms, a higher fraction than that obtained through thermal annealing. The PVDF-based piezoelectric energy harvester with the optimized irradiation condition generates a stable output voltage of 0.23 V and a current of 102 nA under repeated bendings. These results demonstrate that flash lamp annealing can be an effective process for realizing the mass production of PVDF-based flexible electronics.