• 한국컴퓨터정보학회논문지
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• 제14권11호
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• pp.97-103
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• 2009

본 논문에서는 시스템의 변경이 많고 적은 비용으로 고성능 데이터 처리가 요구되는 응용분야에서 시스템의 유연성, 가격, 크기 및 성능을 개선하기 위한 목적으로 알테라(Altera)의 $Nios^{(R)}$ II 임베디드 프로세서(embedded processor) 4개를 사용하여 주종(master-slave)과 공유메모리(shared memory) 구조를 가지는 병렬처리 시스템을 설계하고 구현하였다. 설계한 병렬처리 시스템은 $Nios^{(R)}$ II 32bit RISC 프로세서. $SOPC^{(R)}$ Builder, $Quartus^{(R)}$ II, $ModelSim^{(R)}$으로 개발되었으며 설계한 병렬처리 시스템의 성능 평가는 $Terasic^{(R)}$사의 $DE2-70^{(R)}$ 레퍼런스 보드($Cyclone^{(R)}$ II(EP2C70F896C6N) FPGA)에서 검증하고 구현하였다. 설계한 병렬처리 시스템의 성능을 평가하기 위해서 1개, 2개, 4개의 프로세서로 512, 1,024, 2,048, 4,096, 8,192 N-point FFT(fast fourier transform) 연산을 수행하여 속도향상(Sp)과 시스템의 효율(Ep)을 평가하였다. 성능평가 결과 Sp는 1개의 프로세서를 사용한 경우에 비해서 2개의 프로세서를 사용한 경우 평균 1,8배, 4개의 프로세서를 사용한 경우에는 평균 2.4배의 속도향상을 보였다. 또한 Ep는 1개의 프로세서를 사용한 경우에는 1, 2개의 프로세서를 사용한 경우에는 평균 0.90, 4개의 프로세서를 사용한 경우에 평균 0.59를 보였다. 결과적으로 논문에서 구현된 병렬처리 시스템은 단일 프로세서를 사용하는 경우에 비해서 고성능 데이터 처리가 요구되는 분야에서 경제적인 시스템으로 구현할 수 있음을 보였다.

• 대한전자공학회논문지
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• 제25권9호
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• pp.1115-1124
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• 1988

A two-dimensional systolic array for fast Fourier transform, which has a regular and recursive VLSI architecture is presented. The array is constructed with identical processing elements (PE) in mesh type, and due to its modularity, it can be expanded to an arbitrary size. A processing element consists of two data routing units, a butterfly arithmetic unit and a simple control unit. The array computes FFT through three procedures` I/O pipelining, data shuffling and butterfly arithmetic. By utilizing parallelism, pipelining and local communication geometry during data movement, the two-dimensional systolic array eliminates global and irregular commutation problems, which have been a limiting factor in VLSI implementation of FFT processor. The systolic array executes a half butterfly arithmetic based on a distributed arithmetic that can carry out multiplication with only adders. Also, the systolic array provides 100% PE activity, i.e., none of the PEs are idle at any time. A chip for half butterfly arithmetic, which consists of two BLC adders and registers, has been fabricated using a 3-um single metal P-well CMOS technology. With the half butterfly arithmetic execution time of about 500 ns which has been obtained b critical path delay simulation, totla FFT execution time for 1024 points is estimated about 16.6 us at clock frequency of 20MHz. A one-PE chip expnsible to anly size of array is being fabricated using a 2-um, double metal, P-well CMOS process. The chip was layouted using standard cell library and macrocell of BLC adder with the aid of auto-routing software. It consists of around 6000 transistors and 68 I/O pads on 3.4x2.8mm\ulcornerarea. A built-i self-testing circuit, BILBO (Built-In Logic Block Observation), was employed at the expense of 3% hardware overhead.

• International Journal of Control, Automation, and Systems
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• 제4권6호
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• pp.763-768
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• 2006

The two-for-one(TFO) twister is precision machinery that twists fibers rapidly under constant tension. Since the quality of the twisted yarn is directly deteriorated by faults of the twister, such as the distortion of the spinning axis, bearing abrasion, and tension irregularity, it is important to detect faults of the TFO twister at an early stage. In this research, a new algorithm is proposed to detect faults of the TFO twister and their causes, by measuring the vibrations of the TFO twister and obtaining frequency components with a FFT algorithm. The TFO twister with faults showed increased vibrations and each fault generated vibrations at different frequencies. By analyzing changes of characteristics of vibrations, we can determine faulty twisters. The proposed fault detection algorithm can be implemented cheaply with a signal processor chip. It can be used to find when to repair a faulty TFO twister without much loss of yam on-line.

• 한국통신학회논문지
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• 제34권8C호
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• pp.822-829
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• 2009

본 논문은 선형예측 전처리기을 이용하여 저 전송률 환경에 적합한 HE-AAC의 구조를 제안한다. 저 전송률 환경에서는 HE-AAC의 적절하지 못한 비트 할당 알고리즘 때문에 많은 스펙트럴 홀(스펙트럼 홀)들이 발생을 하고 있으며, 그로 인해서 심각한 음질의 열화가 발생하고 있다. 이를 해결하기 위해서 선형예측 전처리기을 사용하여 저 전송률에서 비트가 적절하게 할당되도록 하였다. HE-AAC로 들어오는 입력신호는 선형예측 전처리기에 의해서 LP 계수와 레지듀얼 신호로 나눠지게 되며, AAC 부분은 분리된 레지듀얼 신호를 부호화하게 된다. 제안된 방법의 성능 평가를 위해서 지각적 잡음(Perceptual noise)의 측정을 통한 객관적인 실험과 MUSHRA 테스트를 통한 주관적인 실험을 하였고, 그 결과 저 전송률 환경에서 제안된 방법을 사용함으로써 성능을 향상시킬 수 있음을 확인하였다.

• 한국항행학회논문지
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• 제25권4호
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• pp.305-312
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• 2021

보안 시스템에는 다양한 센서가 사용되고 있지만, 사생활 문제가 논란이 됨에 따라 레이다 센서가 대안으로 제시되고 있다. 그 중 PD (Pulse Doppler) 레이다는 짧은 펄스를 사용함으로써 수신부 복잡도가 증가하는 문제가 존재하나, FMCW (Frequency modulated continuous wave) 레이다는 그러한 제한이 적다는 장점이 있다. 그러나, FMCW 레이다는 2D-FFT (2-dimensional fast Fourier transform)를 사용하므로 기존의 센서에 비해서 상대적으로 높은 복잡도를 가지며, 정지해있는 표적에 대해 사람과 사물을 구분하기 어려운 단점이 있다. 따라서 본 논문에서는 1D-FFT와 위상 변화만으로 호흡 여부를 확인하여 사람과 사물을 구분할 수 있는 레이다 신호처리 프로세서의 설계 및 구현 결과를 제시한다. 제안된 신호처리 프로세서는 Verilog-HDL을 기반으로 설계하여 FPGA 디바이스에 기반하여 구현 및 검증하였다. LUT (Look up table) 6,425개, register 4,243개, 12,288개의 memory bit로 구현하여 92.1%의 정확도로 대상의 호흡 여부를 확인할 수 있음을 확인하였다.

• 한국통신학회논문지
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• 제34권8A호
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• pp.583-591
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• 2009

높은 PAPR을 갖는 직교 주파수 분할 다중 접속 신호는 비선형 왜곡을 발생시키거나, 송신기의 전력 증폭기의 효율을 나쁘게 한다. 그래서 비선형 왜곡을 줄이기 위한 상호 변조 왜곡 저감 기법이 제안되었다. IMD 저감 기법은 비선형 왜곡에 대하여 PAPR 저감 기법보다 비트 오차율 작게 한다. 하지만 IMD 저감 기법의 결정 기준은 주파수 영역에서 이루어지기 때문에 송신기에 FFT가 추가되어 시스템 복잡도가 증가하고, IMD 연산의 복잡한 계산 과정과, 이에 따른 처리시간이 증가하는 문제가 있다. 그러므로 본 논문에서는 이러한 기존의 IMD 저감 기법의 복잡도와 계산량 저감하기 위한 새로운 방식의 IMD 저감 방식을 제안한다. 또한 본 논문에서는 제안된 방식을 PTS 방식의 OFDM 통신 시스템에 적용하여 기존의 기법과 복잡도와 계산량을 비교한다. 제안된 기법은 PAPR처럼 시간영역에서 IMD의 전력량을 계산하므로 송신기에서 시스템의 복잡도와 계산량을 크게 줄일 수 있다. 또한 새로운 기법은 기존 방식과 BER 성능 면에서 차이를 보이지 않는다.

• 한국전자파학회논문지
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• 제18권10호
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• pp.1172-1180
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• 2007

Orthogonal Frequency Division Multiplexing(OFDM) 시스템은 주파수 선택적 페이딩에 강하고 높은 대역 효율을 갖는 통신 시스템이다. OFDM 신호는 높은 PAPR로 인하여 비선형 증폭기에서 왜곡이 생긴다. 그래서 비선형 왜곡 성분인 IMD(Inter-Modulation Distortion)를 저감하는 것이 중요하다. IMD 저감 방식은 비선형 왜곡에 대하여 PAPR(Peak-To-Average Power Ratio) 저감 방식보다 BER 성능을 좋게할 수 있지만, 송신기에 FFT(Fast Fourier Transform)가 추가되어 시스템 복잡도를 증가시킨다. 본 논문에서는 IMD 저감 방식을 기반으로 하는 OFDM 통신 시스템의 BER 분석과 복잡도를 저감하기 위한 연구를 하였다. SPW(Sub-Block Phase Weighting)을 적용한 IMD 저감 방식에서 계산량 감소를 위한 새로운 방식을 제안하고 기존의 방식과 계산 복잡도를 비교한다. SPW 방식은 입력 데이터를 여러 개의 서브 블록으로 나누고 위상 회전 벡터를 곱해줌으로써 PAPR을 감소하거나 IMD를 저감한다. 제안된 방식은 BER 성능 면에서 기존 방식과 비슷하지만, PAPR처럼 시간 영역에서 IMD의 전력량을 계산하므로 시스템의 계산 복잡도와 시스템 크기를 줄일 수 있는 장점이 있다.

• 정보처리학회논문지A
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• 제12A권4호
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• pp.305-312
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• 2005

본 논문은 알고리즘 레벨에서 FPGA를 이용하여 에너지 효율이 높은 기법을 제안한다. 제안한 기법을 기반으로 FPGA와 행렬곱셈용 신호처리응용을 위한 고효율 설계 기술을 제안한다. 또한 이러한 신호처리응용 수행시 지연시간과 에너지 효율 측면에서의 FPGA 성능을 분석한다. Xilinx Virtex-II를 대상으로 Virtex-II Pro와 Texas Instrument TMS320C6415에 내장되는 Power PC 코어에서 구동되는 Xilinx library와 기존 알고리즘을 본 논문 기법과의 성능 비교를 수행한다. 성능 비교는 high-level에서 에너지와 지연 시간에 대한 유도 공식을 통한 추정치와 low-level 시뮬레이션을 통해 평가하였다. FFT에 대해 본 논문에서 제안한 기법은 Xilinx library와 DSP에 비해 각각 $60\%,\;56\%$ 적은 에너지를 소모한다는 결과를 얻었다. 또한 임베디드 프로세서와 비교해 EAT지수에서 10배의 개선을 보여준다. 위와 같은 결과는 FPGA가 DSP나 임베디드 프로세서에 비해 월등한 성능을 보여준다는 견해에 결정적인 단서가 된다 또한, 이는 FPGA가 앞의 두 종류의 디바이스에 비해 더 적은 전력을 소모하면서 동시에 더 나은 성능을 보인다는 사실을 보여준다.