본 연구에서는 두께 $12{\mu}m$의 구리박막에 대한 인장시험을 수행하였으며, 변위 측정은 디지털이미지를 기반으로 한 디지털이미지상관법을 이용하였다. 일반적인 디지털이미지상관법에서 시험편 표면의 큰변형으로 인해 변형률계산에 큰 오차가 발생하는 문제점을 개선하여, 시험편 전영역에 걸쳐 정밀하게 변형률을 계산할 수 있었으며 직접 시험편의 표면에서 변형률을 정확하게 측정할 수 있었다. 계산된 시험편 표면의 변형률 분포는 일반적인 벌크소재의 시험편에서와는 달리 전체적으로 균일하지가 않고 그 변화폭이 매우 크며, 항복응력이하의 탄성범위에 있는 경우에도 변형률분포는 균일하지 않다. 이것은 구리박막의 전해증착 제조공정에서 발생한 시험편의 거칠기가 비교적 큰 영향을 준 것으로 판단된다.
Electrochemical double layer capacitors (EDLCs) which are fabricated using carbon based electrodes have been emerging at an alarming rate to fulfill the energy demand in the present day world. Activated charcoal has been accepted as a very suitable candidate for electrodes but its cost is higher than natural graphite. Present study is about fabrication of EDLCs using composite electrodes with activated charcoal and Sri Lankan natural graphite as well as a gel polymer electrolyte which is identified as a suitable substitute for liquid electrolytes. Electrochemical Impedance Spectroscopy, Cyclic Voltammetry and Galvanostatic Charge Discharge test were done to evaluate the performance of the fabricated EDLCs. Amount of activated charcoal and natural graphite plays a noticeable role on the capacity. 50 graphite : 40 AC : 10 PVdF showed the optimum single electrode specific capacity value of 15 F/g. Capacity is determined by the cycling rate as well as the potential window within which cycling is being done. Continuous cycling resulted an average single electrode specific capacity variation of 48 F/g - 16 F/g. Capacity fading was higher at the beginning. Later, it dropped noticeably. Initial discharge capacity drop under Galvanostatic Charge Discharge test was slightly fast but reached near stable upon continuous charge discharge process. It can be concluded that initially some agitation is required to reach the maturity. However, the results can be considered as encouraging to initiate studies on EDLCs using Sri Lankan natural graphite.
MEMS에서 제조 공정 오차 및 외부 응력은 진동형 자이로스코프와 같은 MEMS 소자의 제조 수율에 많은 영향을 미친다. 특히 비연성 진동형 자이로스코프의 경우 감지모드와 구동모드의 주파수 차의 특성은 수율에 직접적인 영향을 미친다. SOI (Silicon-On-Insulator) 공정 및 양극접합 공정으로 패키징된 자이로스코프의 경우, 노칭현상으로 인하여 구조물이 불균일하게 가공되며, 동시에 열팽창계수 차로 인하여 접합된 기판에 큰 휨이 발생한다. 그 결과주파수 차의 분포가 커지고, 동시에 수율은 저하되었다. 이를 개선하기 위하여 SiOG (Silicon On Glass) 기술을 적용하였다. SiOG 공정에서는 접합 후에 기판의 휨을 최소화 하기 위하여 1장의 실리콘 기관과 2장의 유리 기판을 사용하였으며, 노칭을 방지하기 위하여 금속 박막을 사용하였다. 그 결과 노칭 현상이 방지되었으며, 기판의 휨도 감소하였다. 또한 주파수 차의 분포도 매우 균일하게 되었으며, 주파수 차의 편차 또한 개선이 되었다. 그 결과 높은 수율 및 보다 강건한 MEMS 자이로스코프를 개발할 수 있었다.
미세열전박막소자에 적용을 하기 위해 전기도금으로 형성한 Bi-Te 박막의 열전특성과 포토레지스트 공정에 대하여 연구하였다. $Bi_2O_3$와 $TeO_2$를 1M $HNO_3$에 용해시킨 20 mM 농도의 Bi-Te 도금 용액을 사용하여 박막을 도금 후, 용액내 Te/(Bi+Te)비에 따른 Bi-Te 박막의 열전특성을 분석하였다. Te/(Bi+Te)비가 0.5에서 0.65로 증가함에 따라 Bi-Te 도금막의 전자농도의 증가로 Seebeck 계수가 $-59{\mu}V/K$에서 $-48{\mu}V/K$로 변하고 전기비저항이 $1m{\Omega}-cm$ 에서 $0.8m{\Omega}-cm$로 감소되었다. 조성이 $Bi_2Te_3$에 근접한 도금막에서 가장 높은 $3.5{\times}10^4W/K^2-m$의 출력인자를 얻을 수 있었다. 다층 overhang 공정을 이용하여, 직경 $100{\mu}m$이며 깊이 $30{\mu}m$ 형상의 미세열전소자 형성용 포토레지스트 패턴의 형성이 가능하였다.
초광역대 반도체인 β-Ga2O3은 고전력 반도체 소재에 대한 유망한 응용으로 인해 큰 주목을 받고 있다. 5가지 다른 다형 중 가장 안정적인 상인 β-Ga2O3는 4.9 eV의 넓은 밴드갭과 8 MV/cm의 높은 항복 전계를 갖는다. 또한, 이는 용융 소스로부터 성장될 수 있어 전력반도체용 SiC, GaN 및 다이아몬드와 같은 다른 와이드 밴드갭 반도체보다 더 높은 성장률과 더 낮은 제조 비용으로 성장이 가능하다. 이 연구에서 β-Ga2O3 단결정 성장은 EFG(edge-defined film-fed growth) 방법에 의해 성장되었다. 성장 방향과 주면을 각각 β-Ga2O3 결정의 [010] 방향과 (100)면으로 성장하였다. Raman 분석의 스펙트럼으로 β-Ga2O3 잉곳의 결정상과 불순물을 확인하였고, 고해상도 X선 회절(HRXRD)을 이용하여 결정 품질과 결정 방향을 분석하였다. 또한 EFG 방법으로 성장한 β-Ga2O3 리본형태의 잉곳을 각 위치별로 결정 품질과 다양한 특성을 체계적으로 분석하였다.
양극 물질로 산화바나듐 박막, 고체전해질로는 LiPON 박막 그리고 음극 물질로는 리튬 금속 박막을 선택하여 $Li/LiPON/V_2O_5/Pt$ 구조의 전고상 박막 전지를 제작하였고 전지 특성을 평가하였다. 산화바나듐 박막은 여러 산소 분압에서 직류 반응성 스퍼터링으로 증착하여 전기화학적 특성을 분석한 결과 $20\%\;O_2/Ar$비에서 가장 우수한 가역 특성을 나타내었다. 직류 반응성 스퍼터링에 의해 산화바나듐 박막을 제작한 후 진공을 그대로 유지한 상태에서 r.f. 반응성 스퍼터링에 의해 LiPON 고체전해질 박막을 증착하였다. 그 후 dry room내에서 진공 열증착법에 의해 리튬 금속 박막을 증착하여 전고상의 박막 전지를 제작하였다. $Li/LiPON/V_2O_5$ 박막 전지를 전압 범위와 전류 밀도를 변화시켜 충방전 시험을 행한 결과 $7{\mu}A/cm^2$의 전류 밀도와 3.6-2.7 V의 전압범위에서 가장 우수한 가역 특성을 나타내었다. $Li/LiPON/V_2O_5$박막 전지로 초시계를 구동 시켰으며 이는 in-situ공정에 의해 제작된 박막 전지가 소자 에너지원으로의 응용 가능성을 보여 주었다.
본 논문에서는 RF 비아 구조를 이용하여 2가지 종류의 K-대역 CMOS FMCW 레이더 칩용 고주파 패키지를 설계, 제작 및 평가하였다. 패키지는 범용 PCB와 LTCC 공정을 이용하여 각각 제작되었다. 24 GHz를 기준으로 설계가 진행되었으며, 3차원 전자기 시뮬레이션을 통해 와이어 본딩과 RF 비아 구조의 임피던스 변화를 확인하였다. 비아 구조는 임피던스 부정합에 의한 손실을 억제하기 위해 $50{\Omega}$의 특성 임피던스를 가지도록 하였다. PCB 기반 패키지와 LTCC 패키지의 설계 검증을 위해 각 패키지의 RF 경로를 back-to-back 연결하여 시험용으로 제작하였고, 측정 결과 24 GHz에서 0.4 dB 이하의 우수한 삽입 손실을 얻었으며, 20~29 GHz 주파수 영역에서 0.5 dB 이하의 삽입 손실을 보였다. 반사 손실의 경우, 전체 주파수 영역에서 PCB 기반 패키지는 -13 dB 이하, LTCC 패키지는 -15 dB 이하의 특성이 측정되었고, back-to-back 연결의 리플 특성이 일반적으로 5 dB 정도의 반사 손실 열화를 초래하므로 패키지 자체의 RF 경로는 약 5 dB 정도 개선될 것으로 예측되었다.
방향성 결합기의 각종 설계 구조변경에 대해 소멸비 특성의 변화를 직관적으로 예측하기 쉽지 않으므로 각 구조마다 매번 번거로운 특성 계산의 반복 작업이 수행되었다. 본 논문에서는 방향성 결합기의 설계구조 변수의 조절에 따른 소멸비 특성 변화를 체계적으로 계산하였고, 이 특성변화의 일반적인 경향을 파악하였다. 즉, 도파로 간격을 입력 도파로의 폭으로 규격화하면 이 변화 경향을 일반화하는 특성곡선을 얻을 수 있는 것으로 파악되었다. 이때, 정규화주파수 v와 도파간격비율 d가 큰 구조일수록 소멸비를 높일 수 있었고, d를 동일하게 유지한 여러 경우의 구조에 대해서는 v의 변화에 따른 소멸비 특성곡선이 일치하는 것을 보였다. 이러한 소멸비 특성의 일반화 경향은 높은 소멸비 특성을 유지하면서도 소자를 작게 설계하거나 파장분리기의 설계에 유용하게 활용될 수 있으므로 1310/1550 nm 파장 분리기의 설계와 제작에 적용하여 그 효용성을 확인하였다.
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[게시일 2004년 10월 1일]
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