• Journal of Radiation Protection and Research
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• 제35권2호
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• pp.69-76
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• 2010

현재 개발중에 있는 이중 산란형 컴프턴 카메라는 두 대의 산란부 검출기(양면 실리콘 스트립 검출기, DSSD)와 하나의 흡수부 검출기(NaI(Tl) 섬광 검출기)로 구성되며, 소형이면서도 높은 영상해상도를 제공할 수 있는 구조를 가지고 있다. 본 연구에서는 이중 산란형 컴프턴 카메라를 구성하고 있는 감마선 검출기들의 에너지 분해능 및 시간 분해능을 평가하고, 산란부 검출기의 에너지 분해능에 영향을 미치는 인자들을 등가 노이즈 전하(equivalent noise charge)를 통하여 분석하였다. DSSD-1은 평균적으로 59.5 keV 피크($^{241}Am$)에 대하여 $25.2keV{\pm}0.8keV$ FWHM의 에너지 분해능을 보였으며, DSSD-2는 $31.8keV{\pm}4.6keV$ FWHM의 에너지 분해능 지니고 있는 것으로 확인되었다. DSSD의 시간 분해능은 57.25 ns FWHM으로 평가되었고, NaI(Tl) 섬광 검출기의 시간 분해능은 7.98 ns FWHM이었다. 또한 이중산란형 컴프턴 카메라를 이용하여 $^{137}Cs$ 점선원에 대한 컴프턴 영상을 획득한 후 성능을 평가하였다. 이번 실험을 통해서 영상해상도 8.4 mm FWHM (각 분해능 $8.1^{\circ}$ FWHM)을 획득하였고, 영상감도는 $1.5{\times}10^{-7}$(고유 효율=$1.9{\times}10^{-6}$)으로 나타났다.

• 디지털융복합연구
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• 제19권12호
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• pp.495-504
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• 2021

본 고찰은 가상현실 기반 가정환경 수정 프로그램들을 살펴봄으로써 향후 국내 가상현실 기반 가정환경 수정 프로그램 개발과 적용에 대한 기초자료를 제공하고자 한다. 문헌고찰을 위해 Medline, Embase, Scopus 등의 데이터 베이스와 수기검색을 이용하여 2011년 1월부터 2021년 6월 현재까지 가상현실을 이용한 가정환경 수정을 다루는 있는 학술연구, 컨퍼런스 및 심포지엄 속의 연구 등을 수집하였다. 선정기준을 통해 총 7편의 연구를 선정하였으며, 선정된 연구들은 가정환경 수정을 위한 가상현실 프로그램 프로토타입 개발 및 프로그램의 수용성 및 사용성 등에 대한 양적, 질적 연구들로 나타났다. 가상현실을 이용한 가정환경 수정 프로그램은 가정환경 수정에 관여하는 이해당사자들을 위해 다양한 목적으로 개발, 적용되고 있으며, 가정환경 수정 전문가 양성 및 이해당사자들을 위한 시뮬레이션 교육 프로그램과 원격 가정환경 평가, 수정 프로세스에 있어 클라이언트의 참여와 가정환경 수정에 관여하는 여러 이해당사자들과의 소통과 협업을 촉진시키는 도구로 사용될 수 있다. 향후 국내 주택의 특성을 반영한 가상현실 기반 가정환경 수정 프로그램 개발 및 실행가능성에 대한 연구가 이루어져야할 것이며 가정환경 수정 현장에서 프로세스를 지원하는 도구로서의 활용을 기대한다.

• 한국산학기술학회논문지
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• 제19권11호
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• pp.96-104
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• 2018

함정은 다양한 탑재장비들과 함정 플랫폼이 통합되어 성능을 발휘해야 하는 복합 무기체계이면서, 장기간의 획득기간이 소요되고 시제품이 바로 전력화 되어야 하는 특징으로 인해 독자적인 개발프로세스를 적용해 왔다. 그러나 최근 기술의 발전과 탑재장비의 복잡화에 따라 함정 획득 분야에도 시스템공학(SE) 절차의 적용이 필수불가결하게 되었다. 그럼에도 불구하고 함정 설계에서 아직까지 SE 절차는 기존의 절차와 융합되지 못하고 별도의 체계로 관리되고 있는데, SE 절차를 반영한 실질적인 통합 프로세스가 아직 정립되어 있지 않기 때문이다. 다양한 함정에 대해 SE 절차의 적용 및 설계 방법 개선 연구가 수행되었으나 통합 측면에서 성과는 부족하였다. 따라서 함정을 설계할 때 적용할 수 있는 SE 기반 통합 프로세스 연구가 필요하다. 본 논문에서는 기존 기본설계 프로세스와 SE 기반 프로세스의 통합을 통해 잠수함 기본설계 프로세스를 정립하였다. 이를 위해 함정 기본설계와 병행하여 SE 기반의 기술검토인 체계요구조건검토(SRR), 체계기능검토(SFR), 기본설계검토(PDR)을 수행하는 방법론을 제시하였다. 그리고 체계요구사항명세서(SSRS), 체계/부체계규격서(SSS), 체계/부체계설계기술서(SSDD) 등의 요구사항 문서들의 생성 및 관리를 위한 효율적인 프로세스를 연구하였다. 이러한 2가지의 프로세스를 통합하여 개선된 SE 기반 기본설계 프로세스를 구축하였다. 구축된 프로세스의 적용성을 평가하기 위하여 현재 기본설계를 진행중인 잠수함에 적용한 결과를 제시하였다. 이를 통해 잠수함의 효과적인 요구사항 관리, 산출물 작성 및 설계반영이 가능하였고, 요구사항과 추적성을 가진 각각의 산출물은 기본설계 시험평가 자료로도 즉각적으로 활용이 가능함을 확인하였다. 잠수함 이외에도 건조중인 다양한 함정 설계에서도 본 연구의 SE 기반 함정 기본설계 프로세스의 유용성이 기대된다.

• 대한교통학회지
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• 제22권7호
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• pp.119-129
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• 2004

돌발상황으로 인한 지체를 감소시키기 위한 돌발상황의 신속한 검지, 확인 및 대응은 고속도로를 비롯한 교통관리의 중요한 요소이며, 고속도로 본래의 기능을 효과적으로 유지하기 위해서는 고속도로 교통관리 시스템 중 돌발상황 관리시스템이 매우 중요한 역할을 차지하고 있다. 현재 고속도로에는 3종류의 돌발상황 검지알고리즘(APID, DELOS, DES 알고리즘)을 사용하고 있으며, 내부순환도로, 강변북로, 올림픽대로 등에 설치된 검지알고리즘의 경우와 마찬가지로 국내 도로 및 교통상황에 적합한 파라미터의 검증 없이 그대로 사용하고 있고 있어, 검지기 자료의 유효성이 낮은 점등과 함께 문제로 지적되고 있다. 본 논문에서는 McMaster를 포함한 돌발상황 검지알고리즘의 평가를 위해 방법론 및 시나리오를 구성하여 교통여건별, 시나리오별로 평가하였다. 모든 조건을 만족하는 하나의 돌발상황 검지알고리즘을 개발한다는 것은 어려우며 각 도로 및 교통조건에 맞추어 최적의 알고리즘을 적용하는 것이 바람직할 것으로 판단된다. 돌발상황 검지알고리즘 개발은 교통류 분석에서 살펴본 바와 같이 전체차로의 검지기 데이터를 적용하기보다는 개별차로 검지기 데이터 중심의 검지알고리즘이 요구되는데 기존 알고리즘의 수행능력의 한계도 있지만 기본적으로 검지기 자료의 신뢰성이 문제가 되고 있으며, 기존 고속도로에 적용하기 위해서는 1분 이상의 집계간격 검지기 자료를 이용하는 것이 바람직할 수 있다. 또한, 이종검지기간 특성차이를 반영한 검지기별 파라메타 적용과, 위치별 교통류 특성에 따른 최적 파라미터의 사용이 이루어져야 한다.적용할 수 있다. 제시된 모형은 ILOG Cplex 및 Solver를 활용하여 기존 차량경로문제와 비교하여 다양한 고객 및 차량 수에 대하여 최적해에 근접한 해를 쉽게 구할 수 있다.보여 우위를 판단할 수 없었지만, 확정적 통행배정모형으로 설정한 경우, Stackelberg게임 접근법이 Cournot-Nash게임 접근법 보다 더 우수함을 확인할 수 있었다.다.수안보 등 지역에서 나타난다 이러한 이상대 주변에는 대개 온천이 발달되어 있었거나 새로 개발되어 있는 곳이다. 온천에 이용하고 있는 시추공의 자료는 배제하였으나 온천이응으로 직접적으로 영향을 받지 않은 시추공의 자료는 사용하였다 이러한 온천 주변 지역이라 하더라도 실제는 온천의 pumping 으로 인한 대류현상으로 주변 일대의 온도를 올려놓았기 때문에 비교적 높은 지열류량 값을 보인다. 한편 한반도 남동부 일대는 이번 추가된 자료에 의해 새로운 지열류량 분포 변화가 나타났다 강원 북부 오색온천지역 부근에서 높은 지열류량 분포를 보이며 또한 우리나라 대단층 중의 하나인 양산단층과 같은 방향으로 발달한 밀양단층, 모량단층, 동래단층 등 주변부로 NNE-SSW 방향의 지열류량 이상대가 발달한다. 이것으로 볼 때 지열류량은 지질구조와 무관하지 않음을 파악할 수 있다. 특히 이러한 단층대 주변은 지열수의 순환이 깊은 심도까지 가능하므로 이러한 대류현상으로 지표부근까지 높은 지온 전달이 되어 나타나는 것으로 판단된다.의 안정된 방사성표지효율을 보였다. $^{99m}Tc$-transferrin을 이용한 감염영상을 성공적으로 얻을 수

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}