FFT(fast Fourier transform) 프로세서는 통신, 영상, 생체 신호처리와 같은 다양한 응용에 폭 넓게 사용된다. 특히, 고성능 저전력 FFT 연산은 OFDM 전송방식을 사용하는 통신시스템에서는 필수적이다. 본 논문에서는 연산복잡도가 적고 하드웨어 효율이 우수한 새로운 radix-26 FFT 알고리즘을 제안한다. 7차원 인덱스 매핑을 사용하여 회전인자를 분해하고 radix-26 FFT 알고리즘을 유도한다. 제안한 알고리즘은 기존 알고리즘과 비교하여 회전인자가 간단하고 복소 곱셈 수가 적어 회전인자를 저장하는 메모리 크기를 줄일 수 있다. 한 스테이지에서 회전인자의 계수가 적을 때 복소 곱셈기 대신 복소 상수곱셈기를 사용하면 복소곱셈을 효율적으로 처리할 수 있다. 복소 상수곱셈기는 CSD(canonic signed digit)과 CSE(common subexpression elimination) 알고리즘을 사용하여 보다 효율적으로 설계할 수 있다. 제안한 radix-26 알고리즘에서 필요한 복소 상수곱셈기를 CSD와 CSE를 이용하여 효율적으로 설계하는 방법을 제안한다. 제안한 방법의 성능을 평가하기 위해 SDF(single-path delay feedback) 구조를 사용하여 256 포인트 FFT를 설계하고 FPGA로 합성한 결과, 제안한 알고리즘은 기존 알고리즘 보다 약 10% 정도 하드웨어를 적게 사용하였다.
In this paper, the image is received from the camera and the lane is sensed. There are various ways to detect lanes. Generally, the method of detecting edges uses a lot of the Sobel edge detection and the Canny edge detection. The minimum use of multiplication and division is used when designing for the hardware configuration. The images are tested using a black box image mounted on the vehicle. Because the top of the image of the used the black box is mostly background, the calculation process is excluded. Also, to speed up, YCbCr is calculated from the image and only the data for the desired color, white and yellow lane, is obtained to detect the lane. The median filter is used to remove noise from images. Intermediate filters excel at noise rejection, but they generally take a long time to compare all values. In this paper, by using addition, the time can be shortened by obtaining and using the result value of the median filter. In case of the Sobel edge detection, the speed is faster and noise sensitive compared to the Canny edge detection. These shortcomings are constructed using complementary algorithms. It also organizes and processes data into parallel processing pipelines. To reduce the size of memory, the system does not use memory to store all data at each step, but stores it using four line buffers. Three line buffers perform mask operations, and one line buffer stores new data at the same time as the operation. Through this work, memory can use six times faster the processing speed and about 33% greater quantity than other methods presented in this paper. The target operating frequency is designed so that the system operates at 50MHz. It is possible to use 2157fps for the images of 640by360 size based on the target operating frequency, 540fps for the HD images and 240fps for the Full HD images, which can be used for most images with 30fps as well as 60fps for the images with 60fps. The maximum operating frequency can be used for larger amounts of the frame processing.
In this paper, we present a new method for monitoring of ECU's sensor signals of vehicle. In order to measure the ECU's sensor signals, the interfaced circuit is designed to communicate ECU and the Embedded Linux is used to monitor communication result through Web the Embedded Linux system and this system is said "ECU Interface Part". In ECU Interface Part the interface circuit is designed to match voltage level between ECU and SA-1110 micro controller and interface circuit to communicate ECU according to the ISO, SAE communication protocol standard. Because Embedded Linux does not allow to access hardware directly in application level, anyone who wants to modify any low level hardware must develop device driver. To monitor ECU's sensor signals the most important thing is to match serial level between ECU and ECU Interface Part. It means to communicate correctly between two hardware we need to match voltage and signal level, and need to match baudrate. The voltage of SA-1110 is 0 ${\sim}$ +3.3V and ECU is 0 ${\sim}$ +12V and, ECU's communication Line K does multiple operation so, the interface circuit is used to match voltage and signal level. In Addition to ECU's baudrate is 10400bps, it's not standard baudrate in computer environment. So, we need to develop a device driver to control the interface circuit, and change baudrate. To monitor ECU's sensor signals through web there's a network socket program is working in Embedded Linux. It works as server program and manages user's connections and commands. Anyone who wants to monitor ECU's sensor signals he just only connect to Embedded Linux system with web browser then, Embedded Linux webserver will return the ActiveX webbased measurement software. It works in web browser and inits ECU, as a result it returns sensor signals through web. All the programs are developed with GCC(GNU C Compiler) and, webbased measurement software is developed with Borland C++ Builder.
본 논문에서는 모드버스 프로토콜에서 작동되는 음성 및 SMS(Short Message Service) 경보 시스템 개발 기법을 제안한다. 제안된 기법은 마이크로프로세서 기반의 하드웨어 개발, 모뎀 및 MP3 디코더 등 입출력장치 드라이버 개발, 모드버스 프로토콜의 스택 구현 등의 3가지 과정으로 구성된다. 마이크로프로세서 기반의 하드웨어 개발 과정은 모드 버스 마스터로부터 경보를 수신 하여 SMS 전송 및 MP3를 재생할 수 있는 하드웨어를 개발하는 단계이다. 모뎀 및 MP3 디코더 등 입출력장치 드라이버 개발 과정은 하드웨어에 부착된 각 종 입출력 장치(SD 카드, MP3 디코더, SMS 모뎀, LCD, Relay 등)들을 제어하기 위한 마이크로프로세서용 구동 프로그램을 개발하는 단계이다. 모드버스 프로토콜의 스택 구현 과정은 음성 및 SMS 경보장치가 모드버스 프로토콜을 통하여 경보 메시지를 수신할 수 있도록 지원하는 프로토콜 스택 구현 단계이다. 제안된 기법의 성능을 평가하기 위하여 본 논문에서 개발된 음성 및 SMS 경보 시스템에 임의로 경보를 발생시키어 테스트를 실시하였다. 실험 결과, 경보 감지의 응답 속도는 10.7ms, 통신거리는 1.2Km, 제품의 동작온도는 $-25^{\circ}C{\sim}70^{\circ}C$, 모드버스 프로토콜을 지원하는 것으로 확인되었다. 따라서 본 논문에서 제안한 음성 및 SMS 경보 시스템은 산업용 빌딩 경보 시스템으로 사용될 수 있을 만큼의 성능을 가지고 있음을 확인하였다.
고령화 시대로 변화해 가면서 재활 복지 산업, 스포츠 산업 시장이 빠르게 성장하고 있다. 특히, 근전도, 뇌전도, 안전도등 생체신호를 이용하여 휠체어 등 복지기기, 의수 및 의족을 제어할 수 있는 재활기기 및 일상의 전자기기 등을 제어할 수 생체 인터페이스 분야는 새로운 미래 신기술영역이며, 또한 사회적 약자인 장애인, 노약자, 재활환자에게 많은 도움을 줄 수 있을 뿐만 아니라 일반인에게도 다양한 응용분야에서 활용될 것이다. 상용화된 생체신호계측 장비 및 인터페이스의 경우 부피가 크고 복잡하며, 고가 제품으로 실생활에 이용하기에는 많은 제약을 갖고 있다. 본 논문에서는 휴대가 가능한 형태의 소형 근전도 신호계측 장치를 구현하였으며, 무선 전송이 가능한 형태의 인터페이스 시스템을 통하여 근전도 신호를 통한 하드웨어 장치 제어가 가능한 제어모듈 개발에 관한 연구를 수행하였다. 손목의 움직임을 통해 발생된 근전도 신호를 입력받아 불필요한 잡음을 제거하고, 신호를 증폭하는 휴대형 하드웨어 모듈을 설계 하였다. 획득된 근전도 신호를 디지털 신호로 변환과 함께 디지털 필터링을 위해 TI사의 TMS320F2808 DSP칩을 사용하여 구현하였다. 또한 획득된 근전도 신호로부터 주성분 분석 기법을 이용하여 상, 하, 좌, 우의 4 동작신호로 분류하였으며 분류된 데이터는 PC 터미널로 무선 전송하여 표시하도록 하였다. 최종적으로 4가지 동작에 대해 85%의 인식률을 얻었으며, 지금보다 높은 인식률을 얻게 된다면 근전도를 이용한 손목동작을 통하여 다양한 하드웨어 시스템을 제어하는 제어신호로 활용이 가능하리라 본다.
본 논문에서는 와이브로 (WiBro) 무선 인터넷 시스템의 보안 부계층 (Security Sub-layer)을 지원하는 와이브로 보안 프로세서 (WBSec)의 효율적인 하드웨어 설계에 관해 기술한다. 설계된 WBSec 프로세서는 AES (Advanced Encryption Standard) 블록암호 알고리듬을 기반으로 하여 데이터 암호 복호, 인증 무결성, 키 암호 복호 등 무선 네트워크의 보안기능을 처리한다. WBSec 프로세서는 ECB, CTR, CBC, CCM 및 key wrap/unwrap 동작모드를 가지며, 암호 연산만을 처리하는 AES 코어와 암호 복호 연산을 처리하는 AES 코어를 병렬로 사용하여 전체적인 성능이 최적화되도록 설계되었다. 효율적인 하드웨어 구현을 위해 AES 코어 내부의 라운드 변환 블록에 하드웨어 공유기법을 적용하여 설계하였으며, 또한 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 체 (field) 변환 방법을 적용하여 구현함으로써 LUT (Look-Up Table)로 구현하는 방식에 비해 약 25%의 게이트를 감소시켰다. Verilog-HDL로 설계된 WBSec 프로세서는 22,350 게이트로 구현되었으며, key wrap 모드에서 최소 16-Mbps의 성능과 CCM 암호 복호 모드에서 최대 213-Mbps의 성능을 가져 와이브로 시스템 보안용 하드웨어 설계에 IP 형태로 사용될 수 있다.
여러 가지 센서를 이용한 IOT(Internet Of Thing) 시스템의 FPGA 설계용 교육장비를 소개한다. 센서들은 다양한 출력 방식을 가지고 있어서 출력 방식에 따른 센서 인터페이스 컨트롤러를 FPGA 상에서 설계가 필요하다. 본 장비는 아날로그 출력인 경우에 FPGA(Field Programmable Gate Array)내에 있는 ADC(Analog-to-Digital Converter) 방식과 디지털 출력인 경우에 $I^2C$(Inter-Integrated Circuit), SPI(Serial Peripheral Interface Bus) 통신방식 및 GPIO(General-Purpose Input/Output)를 통해 사용한 방식에 따른 여러 가지 센서 인터페이스 컨트롤러의 설계가 가능하다. 이미지 센서를 이용해서 영상 처리 하드웨어 설계가 가능하고 더불어 영상 및 영상처리 결과를 모니터에 출력하는 VGA(Video Graphics Array) 컨트롤러 설계도 가능하다. 본 장비는 유,무선 네트워크에 통신이 가능한 IOT 시스템을 위해서 한 칩에 디지털 하드웨어와 Linux System을 결합한SOC(System on Chip) 설계가 가능하다. 이 장비를 이용해서 "이미지센서 기반의 하드웨어 설계와 가속도센서 기반의 하드웨어 설계"의 사례를 소개하고 그 설계를 기반으로 "FPGA를 이용한 디지털시스템 설계" 교과목의 교육 가능한 사례를 소개한다. 학생들에 의해서 새롭게 설계한 하드웨어를 본 FPGA를 이용해서 하드웨어 장비에 적용시키는 능력을 배양할 수 있고, 또한 개념설계, 부분설계, 상세설계를 통해서 FPGA 기반 하드웨어의 창의적 종합설계 능력을 키울 수 있다.
연료전지 발전시스템은 수소와 산소의 반응 작용에 의해 직접 전기를 발생하는 스택(Stack) 이외에 메탄올, 천연가스 등 각종 연료로부터 수소를 만들어 내는 개질기와 스택에서 발전된 직류전압을 안정된 교류전압으로 변환시켜주는 전력변환기 등으로 구성되어진다. 이러한 시스템의 연료전지 출력은 직류로 가정에서 사용하기 위해서는 전력변환장치를 통하여 교류로 변환시키는 인버터 장치가 필요하다. 또한 연료전지 전압이 30-70V 정도로 이를 인버터 동작 전압인 380V 정도로 승압하기 위하여 DC-DC 승압형 컨버터를 사용한다. DC-DC 승압형 컨버터는 연료전지 출력과 인버터 사이에 존재하는 직류전압 가변장치로 연료전지 출력전압의 변동에 반응하여 컨버터의 일정 출력전압을 만들어 내므로 인버터는 연료전지의 전압 변동에 무관하게 일정한 전원을 공급 받을 수 있다. 따라서 본 논문에서는 연료전지발전 시스템의 구성 원 중 연료전지 출력전압(30-70V)을 입력으로 받아 계통연계에 적용되는 인버터의 주요 전원인 풀 브리지(Full-Bridge) 컨버터의 하드웨어 세부설계에 대하여 논하고자 한다.
이 논문에서, 제시된 감마$({\gamma})$ 라인 시스템은 해당 공식에 의해 만들어진 비선형 감마 곡선과 하드웨어로 구현된 결과 사이의 오차를 최소화하기 위해 만들어졌다. 제시된 알고리즘과 시스템은 특정 감마값이 2.2, 즉 {0,1}$^{2.2}$에 의해 생성되는 공식과 입, 출력 데이터 크기가 10bit를 기반으로 한다. 오차를 최소화하기 위해, 시스템은 데이터 점들 사이를 지나 적합한 다항식을 만드는 수치해석 방법, 최소 자승 다항식을 사용하였다. 제한된 감마 라인은, 정밀도를 높이기 위해, 서로 각각의 중첩된 범위를 가지는 2차 다항식 9개로 구성되어 있다. $MATLAB^{TM}$ 7.0으로 검증된 알고리즘을 바탕으로, 제한된 시스템은 Verilog-HDL으로 구현되었다. 시스템은 2클럭 지연을 가지며 1 클럭마다 결과가 생성된다. 오차 범위(LSB)는 -4에서 +3이다. 표준편차는 1.287956238을 가진다. 시스템의 전체 게이트 값은 2,083이며, 최대 타이밍은 15.56[ns] 이다.
본 논문에선 병렬 십진 곱셈기의 축약 단계의 면적과 지연시간을 감소시켜 성능을 향상시키기 위해 다중 피연산자 십진 CSA과 개선된 십진 CLA를 이용한 트리 구조를 제안한다. 제안한 부분곱 축약 트리는 십진수 부분곱에 대해 다중 피연산자 십진 CSA를 사용하여 빠르게 부분곱을 축약한다. 각 CSA에서는 리코딩에 입력의 범위를 제한함으로써 가장 간단한 리코더 로직을 얻는다. 그리고 각 CSA는 특정한 아키텍처 트리의 특정한 위치에서 범위가 제한된 십진수를 더하기 때문에 부분곱 축약 단계의 연산을 효율적으로 수행할 수 있다. 또한, 사용되는 십진 CLA의 로직을 개선하여 BCD 결과를 빠르게 얻을 수 있다. 제안한 십진 부분곱 축약 단계의 성능의 평가를 위해 Design Compiler를 통해 SMIC사의 180nm CMOS 공정 라이브러리를 이용하여 합성하였다. 일반 방법을 이용하는 축약 단계에 비해 제안한 부분곱 축약 단계의 지연시간은 약 15.6% 감소하였고 면적은 약 16.2% 감소하였다. 또한 십진 CLA의 지연시간과 면적이 증가가 있음에도 불구하고 전체 지연시간과 전체 면적이 감소함을 확인하였다.
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[게시일 2004년 10월 1일]
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