본 논문에서는 중성자 방사선 측정을 위한 고속 고정밀 중성자 측정을 위한 하드웨어 설계방법을 제안한다. 제안된 고속 고정밀 중성자 측정 장치의 하드웨어 설계는 고성능 A/D 변환기를 사용하여 고정밀 고속의 아날로그 신호를 디지털 데이터로 변환할 수 있도록 구성된다. 중성자 센서를 사용하여 입사된 중성자 방사선 입자를 검출하고, 극저전류 정밀 측정 모듈을 통해 검출된 중성자 방사선을 보다 정밀하고 빠르게 측정하는 모듈을 설계한다. 고속 고정밀 중성자 측정을 위한 하드웨어 시스템은 중성자 센서부, 가변 고전압 발생부, 극저전류 정밀 측정부, 임베디드 시스템부, 디스플레이부 등으로 구성 된다. 중성자 센서부는 고밀도 폴리에틸렌을 통해 중성자 방사선을 검출하는 기능을 수행한다. 가변 고전압 발생부는 중성자 센서가 정상적으로 운영되기 위하여 발열 및 잡음 특성에 강인한 0 ~ 2KV 가변 고전압 발생장치의 기능을 수행한다. 극저전류 정밀 측정부는 중성자 센서에서 출력되는 고정밀 고속의 극저전류 신호를 고성능 A/D 변환기를 사용하여 정밀하고 빠르게 측정하고 아날로그 신호를 디지털 신호로 변환하는 기능을 수행한다. 임베디드 시스템부는 고속 고정밀 중성자 측정을 위한 중성자 방사선 측정 기능, 가변 고전압 발생장치 제어 기능, 유무선 통신 제어 기능, 저장 기능 등을 수행한다. 제안된 고속 고정밀 중성자 측정을 위한 하드웨어를 실험한 결과, 불확도, 중성자 측정 속도, 정확도, 중성자 측정 범위 등에서 기존의 장치보다 우수한 성능이 나타남을 확인할 수가 있다.
In this paper, we designed 4-channel electrolyte analyzer that can measure simultaneousely the 4 electrolytes - pH, $pNa^{+}$, $pCa^{2+}$, and $pK^{+}-$ using 2-point calibration and implemented it. Developed electrolyte analyzer consists of singal processing part, actuator part and control unit for sample flow system. To implement reliable instrument, design considerations are emphasized on flow system and sample chamber that requires small sample volume and prevent air contact with sample solution. In addition to the hardware design, we developed system software which controls full measuring process. After system developed, we verified the system performance by the test measurement for pH, $pNa^{+}$, $pCa^{2+}$, and $pK^{+}$ value.
본 논문에서는 변위 필드를 이용해 히스토리 레코드를 생성하는 방법과 히스토리 레코드의 기준이 되는 트리거 블록에 우선 순위를 부여하여 효율적인 캐시 교체를 가능하게 하는 하드웨어 프리페치 기법을 제안한다. 히스토리 레코드의 트리거 블록을 기준으로 히스토리를 생성하기 때문에 프로그램의 시퀀스를 고려할 수 있으며, 히스토리를 변위 값으로 저장하기 때문에 트리거 주소와 변위필드에 저장된 값을 더해 빠르게 명령어 또는 데이터 주소를 프리페치 할 수 있다. 또한, 트리거 블록에 우선순위를 부여하고 캐시 교체 정책으로 랜덤 교체 방법을 사용해 캐시 공간이 가득 찼을 때 우선순위가 낮은 블록부터 랜덤하게 교체하는 방법을 제안한다. 제안하는 하드웨어 프리페처의 성능을 평가하기 위해 메모리 분석 시뮬레이터인 gem5와 PARSEC 벤치마크 프로그램을 사용하였다. 그 결과 비트벡터를 이용해 공간영역을 생성하는 기존의 하드웨어 프리페처와 비교해 L1 데이터 캐시의 미스율은 평균 약 44.5% 감소하였고 L1 명령어 캐시의 미스율은 평균 약 31% 감소하였다. 또한 IPC (Instruction Per Cycle)는 평균 약 23.7% 향상을 보였다.
임의의 입력 해상도와 출력 해상도의 비율로 주어지는 영상 축소 스케일러를 구현하려면 축소된 영상에 대한 화소의 좌표를 계산하기 위해서 범용 제산기의 사용이 요구된다. 이 범용 제산기는 매 화소마다 동작해야하기 때문에 처리속도를 높이기 위하여 LUT로 구현되나, LUT의 정밀도에 따라서 하드웨어의 규모가 비대해지는 문제가 야기된다. 본 논문에서는 제산기나 LUT 기반의 제산 연산을 수반하지 않는 영상 축소 알고리즘을 제안한다. 제안한 알고리즘은 비교기와 가산기만으로 구성되어 있으며, 임의의 유리수로 표현되는 축소 비율을 허용함에도 불구하고, 기존 방식에 비해서 1/10 이하로 하드웨어 규모를 줄이는 것이 가능하다.
In the development process of an ECU (Electrical Control Unit), numerous tests are necessary to evaluate the performance and control algorithm. The vehicle based test is expensive and requires long time. Also, it is difficult to guarantee the safety of the test driver. To overcome the various problems faced in the development process, the ECU test has been done using HIL (Hardware In the Loop). The HIL environment has the actual hardware including an ECU and a virtual vehicle model. In this paper, the test platform environment is devloped for the AWS ECU black box test. The test platform is built on HIL (Hardware In the Loop) architecture. Using the developed test platform, the control algorithm of the AWS ECU can be evaluated under the virtual driving condition of the bi-modal tram. Driving conditions, such as a front steering angle and vehicle velocity, are defined through the PC (Personal Computer) input. Input signals are transformed to electrical signals in the PC. These signals become the input conditions of the AWS ECU. The AWS ECU is stimulated by arbitory input conditons, and responses of the system are observed.
AFLS (Adaptive front lighting System) is being applied to improve safety in driving automotive at night. Safe embedded system for controlling head-lamp has to be tightly designed by considering safety requirement of hardware-dependent software, which is embedded in automotive ECU(Electronic Control Unit) hardware under severe environmental noise. In this paper, we propose an adaptive headlight controller with newly-designed symmetric angle sensor compensator, which is integrated with ECU-based adaptive front light system. The proposed system, on which additional backup hardware and emergency control algorithm are integrated, effectively detects abnormal situation and restore safe status of controlling the light-angle in AFLS operations by comparing result in symmetric angle sensor. The controlled angle value is traced into internal memory in runtime and will be continuously compared with the pre-defined lookup table (LUT) with symmetric angle value, which is used in normal operation. The watch-dog concept, which is based on using angle sensor and control-value tracer, enables quick response to restore safe light-controlling state by performing the backup sequence in emergency situation.
FPGA를 이용해서 다양한 멀티미디어 데이터 처리가 가능한 교육장비를 소개한다. 이 장비를 이용해서 영상인식 기반의 하드웨어 설계의 한 사례를 소개하고 그 설계를 기반으로 "FPGA를 이용한 디지털시스템 설계" 교과목의 교육 가능한 사례를 소개한다. 학생들에 의해서 새롭게 설계한 하드웨어를 본 FPGA를 이용해서 하드웨어 장비에 적용시키는 능력을 배양할 수 있고, 또한 개념 설계, 부분설계, 상세설계를 통해서 FPGA 기반 하드웨어의 창의적 종합설계 능력을 키울 수 있다. 그리고 오디오 코덱을 제어하는 부분은 FPGA내에 있는 소프트 마이크로프로세서인 NIOS II를 이용해서 한 칩에 디지털 하드웨어와 마이크로컨트롤러를 결합한 SOC 설계 능력을 키울 수 있다. 또한, 무선통신, Labivew와 FPGA 설계 능력을 결합하는 적용능력도 키울 수 있다.
KSII Transactions on Internet and Information Systems (TIIS)
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제11권8호
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pp.3918-3934
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2017
This paper presents a viewport resolution scaling technique to reduce power consumption in mobile graphic processing units (GPUs). This technique controls the rendering resolution of applications in proportion to the resolution factor. In the mobile environment, it is essential to find an effective resolution factor to achieve low power consumption because both the resolution and power consumption of a GPU are in mutual trade-off. This paper presents a resolution factor that can minimize image quality degradation and gain power reduction. For this purpose, software and hardware viewport resolution scaling techniques are applied in the Android environment. Then, the correlation between image quality and power consumption is analyzed according to the resolution factor by conducting a benchmark analysis in the real commercial environment. Experimental results show that the power consumption decreased by 36.96% on average by the hardware viewport resolution scaling technique.
This paper analyzes the tree expansion for multiple-input multiple-output (MIMO) detection in the viewpoint of hardware implementation. The tree expansion is to calculate path metrics of child nodes performed in every visit to a node while traversing the detection tree. Accordingly, the tree-expansion unit (TEU), which is responsible for such a task, has been an essential component in a MIMO detector. Despite the paramount importance, the analyses on the TEUs in the literature are not thorough enough. Accordingly, we further investigate the hardware complexity of the TEUs to suggest a guideline for selection. In this paper, we focus on a pair of major ways to implement the TEU: 1) a full parallel realization; 2) a transformation of the formulae followed by common subexpression elimination (CSE). For a logical comparison, the numbers of multipliers and adders are first enumerated. To evaluate them in a more practical manner, the TEUs are implemented in a 65-nm CMOS process, and their propagation delays, gate counts, and power consumptions were measured explicitly. Considering the target specification of a MIMO system and the implementation results comprehensively, one can choose which architecture to adopt in realizing a detector.
전화선을 이용한 대화는 쉽게 도청되므로 개인의 비밀을 보장할 수 없다. 본 논문에서는 비밀이 보장되는 안전한 통신을 위한 비화기(scrambler)설계 및 실시간 구현을 제안하였다. 특히 동기 신호가 요구되지 않는 비화기 시스템을 설계함으로써 송신단의 동기 신호 첨가 하드웨어와 수신단의 동기 신호 검출 하드웨어가 필요없게 되므로 하드웨어적인 복잡성을 줄여 실시간 구현의 용이함을 얻었으며, 비화기 시스템에 새로운 이득 요소(gain factor)를 첨가하여 비화된 신호가 암호해독에 대한 안전성을 갖도록 하였다.
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[게시일 2004년 10월 1일]
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