• 대한전기학회:학술대회논문집
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• 대한전기학회 1996년도 하계학술대회 논문집 A
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• pp.385-387
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• 1996

A novel two stage soft-switching ac-to-dc convener with power factor correction is proposed. The proposed convener provides zero-voltage-switching (ZVS) condition to main switch of boost pre-regulator without auxiliary switch. Comparing to the conventional two stage approach(ZVS-PWM boost rectifier followed by off-line ZVS dc-dc step down converter), the proposed approach is simple and reducing EMI noise problem. A new simple DC-linked energy feedback circuit provides zero-voltage-switching condition to boost pre-regulator without imposing additional voltage and current stresses and loss of PWM capability. Operational principle, analysis, control of the proposed converter together with the simulation results of 1KW prototype are presented.

• 전기전자학회논문지
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• 제13권2호
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• pp.208-215
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• 2009

본 논문에서는 DT-CMOS(Dynamic Threshold voltage CMOS) 스위칭 소자를 사용한 모바일 기기용 고 효율 전원 제어 장치(PMIC)를 제안하였다. 휴대기기에서 필요한 높은 출력 전압과 낮은 출력 전압을 제공하기 위하여, 부스트 변환기(Boost Converter)와 벅 변환기(Buck Converter)를 원칩(One-chip)으로 구현하였다. 그리고 높은 출력 전류에서 고 전력 효율을 얻기 위하여 PWM(Pulse Width Modulation) 제어 방식을 사용하여 PMIC를 구현하였으며, 낮은 온 저항을 갖는 DT-CMOS를 설계하여 도통 손실을 감소시켰다. Voltage-mode PWM 제어 회로와 낮은 온 저항 스위칭 소자를 사용하여 구현한 부스트 변환기와 벅 변환기는 100mA 출력 전류에서 92.1%와 95%의 효율을 구현하였으며, 1mA이하의 대기모드에서도 높은 효율을 구현하기 위하여 LDO를 설계하였다.

• 전자공학회논문지
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• 제50권10호
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• pp.231-238
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• 2013

본 논문은 플랫판넬 디스플레이 장치에 사용할 DC-DC 변환기의 설계에 관한 것이다. 6~14[V]의 단일 DC 전원전압으로부터 플랫 판넬 백바이어스용 -5[V] DC 전압 발생회로(Negative DC Voltage Generator)와 승압된 15[V], 23[V] DC 전압 발생회로, 그리고 강압된 3.3[V] DC를 얻기 위한 회로를 설계하였다. 또한 기준 전압원으로 사용하기 위한 밴드갭 회로와 발진기, 레벨변환기 회로, 고온보호 회로 등을 설계하였다. 제작공정은 부(-)전압으로 동작하는 회로와 기타 회로를 분리하기 위해서 트리플-웰(Triple-Well)구조가 적용된 공정 내압 30[V], 최소선폭 0.35[${\mu}m$], 2P_2M CMOS 공정을 사용하였다. 설계된 모든 회로는 시뮬레이션으로 검증하여 동작을 확인하였으며 원 칩으로 제작하여 플랫판넬 디스플레이 장치에 응용할 수 있도록 기능을 확보하였다.

• 전력전자학회논문지
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• 제9권4호
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• pp.372-380
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• 2004

본 논문은 기존의 2개의 전력 처리단을 갖는 컨버터를 단일 전력단으로 구성하고, ZVS기법을 이용한 고역률 단일전력단 고주파 공진 AC-DC 컨버터를 제안하고 있다. 입력단에 승압형 역률개선 인덕터를 연결하여 일정 듀티비와 가변 스위칭 주파수로 입력전류를 불연속 모드로 제어함으로써 입력 역률을 개선하는 것이 가능하였다. 종래의 2개 전력 처리단을 가지는 컨버터의 경우 역률 제어용 스위치가 별도로 필요하지만 전력 처리단을 하나로 단일화 시키므로써 컨버터의 구성이 간략화 되어져, 비용의 저감과 신뢰성을 증가시킬 수 있는 등의 장점이 있다. 본 연구는 고역률 단일전력단 AC-DC 컨버터의 동작원리와 무차원화 파라미터를 이용한 특성평가를 범용성 있게 행하여, 특성평가에서 산출한 특성값을 기초로 하여 실험장치를 제작하였으며, 실험치와 이론치를 비교ㆍ검토하여 제안 회로의 특성해석의 정당성을 입증하고 있다.

• 한국정밀공학회지
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• 제25권11호
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• pp.83-89
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• 2008

The Effect of Space Velocity(SV) on NOx conversion rate was performed to develop NOx reduction after-treatment system. SV is calculated from engine exhaust gas volume and SCR catalyst volume. Found the Urea injection duty of maximum efficiency for NOx conversion if increase SV, NOx Conversion rate is down. Especially, when SV is more than $110,000h^{-1}$, NOx conversion rate decrease suddenly. Same case, if SV is lower than $40,000h^{-1}$, NOx conversion rate is down. Also, the characterization of Urea-SCR system was performed. Three candidate injectors for injecting Urea were tested in terms of 속 injection rate and NOx reduction rate. The performances of SCR catalytic converter on temperature were investigated. The performance of Urea-SCR system was estimated in the NEDC test cycle with and without EGR. It was found that nozzle type injector had high NOx conversion rate. SCR catalytic converter had the highest efficiency at the temperature of $350^{\circ}C$. EGR+Urea-SCR system achieved NOx reduction efficiency of 73% through the NEDC test cycle.

• 마이크로전자및패키징학회지
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• 제7권3호
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• pp.19-25
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• 2000

본 논문에서는 5 MHz의 채널 대역폭을 갖는 IMT-2000단말기용 RF 수신모듈을 설계하여 제작하였다. 제작된 RF수신모듈은 저잡음증폭기, RF SAW필터, 하향 변환기, IF SAW필터, AGC, PLL 주파수합성기로 구성되어졌다. 저잡음증폭기의 잡음지수와 IIP3는 2.14 GHz에서 0.8 dB와 3 dBm이고, 하향 변환기의 변환이득은 10 dB, AGC의 활성영역은 80 dB이었고, PLL의 위상잡음은 100 kHz에서 -100 dBc이였다. 수신모듈의 수신감도는 -48 dBm으로 제작되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.435-439
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• 2002

본 논문은 70[W]급 세라믹 방전관 메탈할라이드 램프용 전자식 안정기의 설계 및 제작에 대하여 기술하였다. 개발한 안정기는 정류회로, 능동성 역률개선회로, 하프브리지 인버터, LC 공진회로 및 제어회로로 구성되며, 램프의 재점등에 필요한 타이머 기능을 부가하였다. 점등시 램프에는 음향공명현상과 플리커 현상을 피하기 위하여 40[kHz]의 고주파 전압이 인가되도록 하였다. 실험결과로부터 역률과 효율은 각각 99.8[%], 93.1[%]로 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.273-276
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• 2005

This paper presents an electronic ballast using a step down converter, a low frequency inverter for high pressure discharge lamp. The proposed ballast is composed of a full-wave rectifier, a step down converter operated as a current source with power regulation and a low frequency inverter with ignition circuit. The ignition circuit generates high voltage pulse of 1${\sim}$2[kV] peak, 130[Hz]. Moreover, it is able to reignite at regular intervals by protective circuit. As experimental results on the test, lamp voltage, current and consumption power are measured 132.5[V], 7.6[A] and 1,005[W], respectively. It was confirmed that the designed ballast operate the lamp with a constant power.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.804-807
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• 2005

본 논문에서는 Digital IF(Intermediate Frequency) 기술을 이용한 Up/Down 변환기를 설계하고, 이에 대한 성능을 평가 하였다. Digital IF 기술을 사용하는 이유는 passive 소자로 구성되어진 IF 주파수 영역은 고정되어진 한 주파수 밖에 사용하지 못하지만, Digital IF로 구성되어지면 보드의 외형적인 변경 없이 다양한 통신 주파수 영역에서 유연성 있게 사용이 가능하게 된다. 이러한 구성은 기존의 아날로그 헤테로다인 방식에 비하여 높은 유연성을 가지며, 우수한 성능향상을 보여준다.

• 반도체디스플레이기술학회지
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• 제20권3호
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• pp.71-76
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• 2021

Digital decimation filters are used in various digital signal processing systems using ADCs, including digital communication systems and sensor network systems. When the sampling rate of digital data is reduced, aliasing occurs. So, an anti-aliasing filter is necessary to suppress aliasing before down-sampling the data. Since the anti-aliasing filter has to have a sharp transition band between the passband and the stopband, the order of the filter is very high. However, as the order of the filter increases, the complexity and area of the filter increase, and more power is consumed. Therefore, in this paper, we propose two types of decimation filters, focusing on reducing the area of the hardware. In both cases, the complexity of the circuit is reduced by applying the required down-sampling rate in two times instead of at once. In addition, CIC decimation filters without a multiplier are used as the decimation filter of the first stage. The second stage is implemented using a CIC filter and a down sampler with an anti-aliasing filter, respectively. It is designed with Verilog-HDL and its function and implementation are validated using ModelSim and Quartus, respectively.