• 전력전자학회논문지
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• 제22권3호
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• pp.270-275
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• 2017

This paper proposes a double-phase-locked-loop (PLL) to improve the performance of position estimation in hall sensor-based permanent magnet synchronous motor control. In hall sensor-based control, a PLL is normally used to estimate the rotor position. The proposed Double-PLL consists of two PLLs, including a reset type integrator. The motor control is more accurate and has better performance than conventional PLL, such as a small estimated position ripple. The validity of the proposed algorithm is verified by simulations and experiments.

• Journal of Power Electronics
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• 제17권1호
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• pp.262-271
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• 2017

This paper studies the performances of five typical Phase-locked Loops (PLLs) for distorted and unbalanced grid, which are the Decoupled Double Synchronous Reference Frame PLL (DDSRF-PLL), Double Second-Order Generalized Integrator PLL (DSOGI-PLL), Double Second-Order Generalized Integrator Frequency-Lock Loop (DSOGI-FLL), Double Inverse Park Transformation PLL (DIPT-PLL) and Complex Coefficient Filter based PLL (CCF-PLL). Firstly, the principles of each method are meticulously analyzed and their unified small-signal models are proposed to reveal their interior relations and design control parameters. Then the performances are compared by simulations and experiments to investigate their dynamic and steady-state performances under the conditions of a grid voltage with a negative sequence component, a voltage drop and a frequency step. Finally, the merits and drawbacks of each PLL are given. The compared results provide a guide for the application of current control, low voltage ride through (LVRT), and unintentional islanding detection.

• 전력전자학회논문지
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• 제6권6호
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• pp.489-497
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• 2001

병렬로 구성되 UPS 사이에 파라미터 불일치에 따른 순환전류와 전압리플이 발생되어지는데, 이들은 전체 UPS 시스템의 고장 및 신뢰성 저하를 유발한다. 본 논문에서는 이러한 문제점들은 Double 위상동동기기와 능동 다중인 터페이스 리액터를 사용하여 해결하였다. 또한 ADSP21061을 사용하여 제어기를 디지털적으로 구현하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2001년도 전력전자학술대회 논문집
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• pp.506-509
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• 2001

A high power U.P.S system utilizing the parallel connection of low power U.P.S is developed. For the purpose of elimination the circular current between U.P.S.s, a digital circuit is employed. Furthermore a double phase synchronization and an interphase reactor are used to eliminate the circular current and the voltage ripples caused by the system parameter unbalances of parall connected U.P.S.s. The digital controller is implemented with ADSP21061 as aspect of a functional convenience.

• 전기학회논문지
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• 제64권9호
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• pp.1315-1322
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• 2015

This paper proposes an active islanding detection method for the BESS (Battery Energy Storage System) with 3-phase inverter which is connected to the AC grid. The proposed method adopts the DDSRF (Decoupled Double Synchronous Reference Frame) PLL (Phase Locked-Loop) so that the independent control of positive-sequence and negative-sequence current is successfully carried out using the detected phase angle information. The islanding state can be detected by sensing the variation of negative-sequence voltage at the PCC (Point of Common Connection) due to the injection of 2-3% negative-sequence current from the BESS. The proposed method provides a secure and rapid detection under the variation of negative-sequence voltage due to the sag and swell. The feasibility of proposed method was verified by computer simulations with PSCAD/EMTDC and experimental analyses with 5kW hardware prototype for the benchmark circuit of islanding detection suggested by IEEE 1547 and UL1741. The proposed method would be applicable for the secure detection of islanding state in the grid-tied Microgrid.

• 한국컴퓨터정보학회논문지
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• 제4권1호
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• pp.76-84
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• 1999

본 논문은 주파수도약 확산스펙트럼 통신에 적용하기 위한 이중루프 간접 주파수 합성기에 대하여 연구하였다. 간접주파수합성 방법에서 PLL을 이용한 주파수합성기의 문제점으로는 주파수 변화에 따르는 댐핑 계수의 값 변화로 인하여 불안정한 주파수 발생 요인이 되고 있다. 따라서 안정한 주파수합성 출력을 위해서는 댐핑 계수를 최적화하고 과도응답 시간이 없는 시점에서 출력되어야 한다. 본 연구에서는 안정된 주파수를 얻기 위하여 이중루프 주파수합성기를 이용하여 FH/SS 통신을 위하여 적용하였다. 실험 결과를 통하여 주파수 도약을 위한 실시간 속도가 증가하였고, 안정된 주파수를 얻을 수 있었다.

• Journal of Communications and Networks
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• 제8권1호
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• pp.8-12
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• 2006

Master-slave (M-S) strategies implemented with chain circuits are the main option in order to distribute clock signals along synchronous networks in several telecommunication and control applications. Here, we study the two types of masterslave chains: Without clock feedback, i.e., one-way master-slave (OWMS) and with clock feedback, i.e., two-way master-slave (TWMS) considering the slave nodes as second-order phase-locked loops (PLL) for several types of loop low-pass filters.

• 한국통신학회논문지
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• 제23권8호
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• pp.2064-2071
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• 1998

휴대용 기기에서 자체 발진하여 클럭원으로 사용되는 TCXO의 출력과 같은 작은 진폭(400mV)의 정현파 입력을 내부 논리회로의 클럭원으로 사용하기 위한 파형정형 및 50%의 듀티 비(duty ratio)의 출력을 가지는 새로운 디지털 클럭레벨 변환기를 설계, 개발 하였다. 정, 부 두 개의 비교기, RS 래치, 차아지 펌프, 기준 전압 발생기로 구성된 새로운 신호 변환회로는 출력파형의 펄스 폭을 감지하고, 이 결과를 궤환루프로 구성하여 입력 비교기 기준 전압단자로 궤환시킴으로서 다지털 신호레벨의 정확한 50%의 듀티 비를 가진 출력을 생성할 수 있다. 개발한 레벨변환기는 ADC등의 샘플링 클럭원, PLL 또는 신호 합성기의 클럭원으로 사용할 수가 있다. 설계는 $0.8\mu\textrm{m}$ double metal double poly analog CMOS 공정을 사용하고, BSIM3 model을 사용하였으며, 실험결과 370mV의 정현파 입력율 50 + 3%의 듀티 비를 가진 안정된 논리레벨 출력 동작특성을 얻을 수 있었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2015년도 전력전자학술대회 논문집
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• pp.291-292
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• 2015

본 논문은 계통과 연계된 3상 전압원 인버터를 기반으로 한 BESS의 능동 단독 운전 검출 방법을 제안한다. 계통 전압의 불평형에서도 안정적으로 위상을 추종할 수 있는 DDSRF_PLL(Decoupled Double Synchronous Reference Frame_PLL)방식을 적용 하였으며, 검출된 위상각 정보를 통해 정상분 전류 제어기와 역상분 전류 제어기를 독립적으로 제어할 수 있게 된다. 이를 위해 IEEE 1547과 UL1741에서 제시하는 단독 운전 기준 시험 회로를 구성하여 PSCAD/EMTDC 소프트웨어를 통한 시뮬레이션과 5kw프로토타입 하드웨어 장치를 통해 제안된 단독 운전 검출 방법을 검증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2012년도 전력전자학술대회 논문집
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• pp.494-495
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• 2012

본 논문은 LVRT 제어를 위한 계통 사고 상황에서도 정확한 위상각을 검출하기 위하여 일반화된 2차 적분기(Second Order Generalized Integrator)를 이용한 정상분 전압 검출을 기반으로 하며, 주파수 변동에도 강인성 제어가 가능한 DSOGI (Double Second Order Generalized Integrator) FLL(Frequency locked loop)을 제안한다. 실험을 통해 종래의 SRF(Synchronous reference frame) PLL, DSOGI PLL 제어와 비교, 분석을 통해 본 논문의 타당성을 입증한다.